SAXON Q は、ダイヤモンド中の NV センターを利用する室温量子計算機として、SXQ128 と SXQ512 を製品ロードマップに掲げている。公式サイトでは、SXQ128 は 3 か月納期で注文可能、SXQ512 は 2027 年第 2 四半期から提供予定とされる[1]。投資家向けページに示された構成では、SXQ128 は 1 コア当たり 8 量子ビットを 16 コアへ配置し、SXQ512 は 1 コア当たり 16 量子ビットを 32 コアへ配置する[2]。製品名に含まれる 128 と 512 は、単一コアの規模ではなく、複数コアに属する物理量子ビットを合計した値である。
この構成から、SXQ512 が 512 量子ビット全体へ広がる一つの量子回路を実行できるとは導けない。SAXON Q が 2026 年 4 月に公開実演した QC2026 DUAL CORE は、各 5 量子ビットの 2 コアを独立に制御し、並列に動作させる装置である[3]。2 コアが同時に計算できれば、異なる回路を並行して実行し、同じ回路の測定回数を分散し、複数の条件を短時間で評価できる。しかし、独立して動作するコアの間に量子ゲートや量子通信がなければ、両コアの量子ビットへまたがる一つの重ね合わせやもつれは形成できない。
同じ筐体に量子ビットが存在すること、複数のコアが並列に処理すること、全量子ビットが一つの量子状態を形成することは、量子計算機の異なる能力を表す。第一の能力は装置の搭載規模、第二の能力は処理量、第三の能力は単一量子回路の幅に関係する。製品名の数字が第一の能力を示していても、第二と第三が同じ割合で増えるとは限らない。量子ビット総数をそのまま計算規模として読めない理由は、この能力の分離にある。
既稿では、量子計算機の競争軸が物理量子ビット数だけではなく、論理量子ビット、誤り率、回路深さ、接続性へ移っていることを整理した[4]。SAXON Q の 128 と 512 は、この評価原則を具体的な製品構成へ適用できる事例である。主要方式が物理量子ビットをどのように増やし、どの範囲を一つの量子回路として接続し、誤り訂正によって何個の論理量子ビットへ変換しているかを確認すると、同じ量子ビット数でも計算能力が異なる理由を説明できる。
1. 512 量子ビットは、512 量子ビットの回路を意味しない
古典計算機では、CPU コア数、メモリ容量、ストレージ容量などの数値から、装置が保持できるデータ量や並列処理能力をある程度推測できる。複数の CPU コアが単一処理をそのまま同じ倍率で高速化するわけではないが、共有メモリや通信機構を介して処理を分担できるため、コア数の増加をシステム全体の計算資源として扱える。
量子計算機では、量子ビットを同じ装置へ配置するだけでは、一つの計算資源として統合したことにならない。ある量子ビットの状態を別の量子ビットへ影響させるには、二量子ビットゲートを実行できる物理的な結合が必要になる。離れたコアを一つの量子回路へ参加させる場合には、測定によって量子状態を古典情報へ変換する前に、コア間でもつれを生成し、位相関係を保ったまま量子情報を移動しなければならない。
直接の制約は、コア間にどのような接続があるかで決まる。古典的な制御線だけで接続されたコアは、実行する回路や測定結果を交換できるが、量子状態そのものを共有できない。コア間に量子的な接続があれば、複数コアへまたがる分散量子回路を構成できるが、遠隔もつれの生成率、通信忠実度、同期、ネットワーク用量子ビットが新たな制約になる。コア数を増やすことと、量子的に接続された計算領域を増やすことは、異なる技術課題である。
| 構成 | 成立する処理 | 量子的に共有される範囲 | 数字を読む際の注意 |
|---|---|---|---|
| 同一筐体への搭載 | 複数の量子コアを一つの装置として制御できる。 | 筐体が同じであるだけでは、コア間に量子的な共有状態は成立しない。 | システム総量子ビット数は分かるが、単一回路の幅は分からない。 |
| 独立コアの並列動作 | 異なる回路、同一回路の反復測定、複数条件の評価を同時に実行できる。 | 量子状態は各コアの内部に限定される。 | 増えるのは主に処理量であり、一つの量子状態の規模ではない。 |
| 量子的に接続されたコア | コアをまたぐ量子ゲートや分散量子回路を実行できる。 | 量子通信が成立する範囲まで一つの量子状態を拡張できる。 | 通信忠実度、遠隔もつれ生成時間、同期を含めて評価する必要がある。 |
512 個の量子ビットが 32 個の独立コアへ分かれている場合、各コアで別々の回路を同時に実行できる。同じ回路を多数回実行して測定分布を得る処理では、32 コアへ反復回数を分散できる。異なるパラメータを試す変分量子アルゴリズムでも、候補ごとの回路を別コアへ割り当てられる。この構成では、コア数の増加が処理完了時間の短縮へつながる。
一方、32 コアの間に量子的な接続がなければ、32 コア全体へ広がる一つのもつれ状態は作れない。各コアが 16 量子ビットであれば、ハードウェア上で直接保持できる一つの量子状態は、原則として各コアの接続範囲に制約される。システム全体に 512 量子ビットが存在しても、単一回路の幅が 512 量子ビットになるわけではない。
大きな回路を複数の小さな回路へ分け、各コアで実行した結果を古典計算機で再構成することはできる。この方法によって、コア内量子ビット数を超える問題を扱える場合がある。ただし、分割境界を横切る量子的な相関が増えると、必要な部分回路、測定条件、反復回数、古典再構成量も増える。扱う問題の名目上の量子ビット数を増やせても、大規模な量子状態をハードウェア上で直接保持したことにはならない。
SXQ512 の数字を読むときに確認すべきなのは、「512 個の量子ビットが搭載されるか」という一点だけではない。各コアに何個の量子ビットがあり、コア内でどの量子ビット同士にゲートを実行でき、コア間に量子接続があり、全体としてどの幅と深さの回路を直接実行できるかを確認する必要がある。さらに、二量子ビットゲートの誤り率が高ければ、接続可能な量子ビット数が大きくても、状態を全体へ広げる前に誤りが蓄積する。
製品名の 512 は、SAXON Q が複数の室温量子コアを一つのシステムへ搭載し、並列に利用する規模を示している。その数字を単一量子回路の能力へ変換するには、コア内接続、コア間量子通信、ゲート忠実度、回路深さ、誤り訂正という追加情報が必要になる。量子計算機の規模は、部品として存在する量子ビットの総数ではなく、それらの間に量子的な関係を作り、計算が終わるまで維持できる範囲によって決まる。
2. 量子ビット数には少なくとも 5 つの意味がある
量子計算機の仕様に記載された量子ビット数は、装置の同じ能力を表しているとは限らない。量子ビットが物理的に存在すること、その量子ビットを一つの回路で操作できること、誤り訂正後の計算単位として利用できることは、異なる段階に属する。どの段階の数値かを区別しなければ、搭載規模を計算能力として読み替えることになる。
最初に分ける必要があるのは、物理量子ビットと論理量子ビットである。物理量子ビットは、超電導回路、イオン、原子、光モード、電子スピン、核スピンなど、装置上で量子状態を保持する実体である。外部環境との相互作用、制御パルスのずれ、量子ビット間の不要な結合、測定の誤判定によって誤りを受けるため、物理量子ビット一つをそのまま長時間の計算単位として使うことは難しい。
論理量子ビットは、複数の物理量子ビットへ情報を分散し、量子情報そのものを直接測定せずに誤りの痕跡を検査する構造である。物理量子ビットを追加すれば自動的に論理量子ビットが増えるわけではない。追加した量子ビットを誤り検出用の測定、補助量子ビット、符号の冗長性へ割り当て、物理誤り率を訂正可能な水準まで下げて初めて、論理的に保護された計算単位になる。この関係と量子誤り訂正の基本原理は既稿で整理している[5]。
物理量子ビットの内部にも、複数の数え方がある。装置全体の合計、個々のコアに含まれる数、一つの回路へ参加できる数は一致しない。SAXON Q の SXQ512 であれば、512 はシステム全体の物理量子ビット総数であり、公開された構成上は 16 量子ビットのコアを 32 個配置した値である。512、32、16 は同じ装置を表す数字だが、それぞれシステム総数、コア数、コア内量子ビット数という別の境界を数えている。
| 数え方 | 数える境界 | 示す能力 | 数字だけでは分からないこと |
|---|---|---|---|
| 物理量子ビット数 | 量子状態を保持する物理的な素子や自由度を数える。 | 計算、誤り検出、補助測定へ割り当てられる物理資源の量を示す。 | すべてが正常に制御できるか、どの範囲で相互作用できるかは分からない。 |
| コア内量子ビット数 | 一つの局所的な量子プロセッサに属する量子ビットを数える。 | 一つのコアが直接保持できる量子状態の最大候補を示す。 | 全量子ビット間に直接ゲートを実行できるか、長い回路を維持できるかは分からない。 |
| 接続可能量子ビット数 | 直接ゲート、量子ビット移動、遠隔もつれなどによって一つの回路へ参加できる範囲を数える。 | ハードウェア上で直接構成できる量子回路の幅を示す。 | ゲート誤り率、通信忠実度、操作時間が実用的な水準かは分からない。 |
| 論理量子ビット数 | 複数の物理量子ビットから符号化した計算単位を数える。 | 誤り検出または誤り訂正の下で扱える論理情報の量を示す。 | 物理量子ビットより誤りが少ないか、訂正を何周期継続できるか、どの論理ゲートを実行できるかは分からない。 |
| システム総量子ビット数 | 複数コア、複数チップ、複数モジュールに含まれる物理量子ビットを合算する。 | 装置全体の搭載規模と並列処理資源を示す。 | 全体が一つの量子状態として動作するか、独立した小規模コアの集合かは分からない。 |
物理量子ビット数とシステム総量子ビット数は似ているが、評価上の役割が異なる。物理量子ビット数は、誤り訂正や計算へ割り当てられる素子の数を表す。システム総量子ビット数は、その物理量子ビットを複数のコアや装置に分散したまま合計した値である。一つのチップ上に 512 物理量子ビットがある場合と、16 量子ビットの独立コアを 32 個並べた場合では、総数が同じでも実行できる回路の構造が異なる。
コア内量子ビット数も、そのまま単一回路の幅にはならない。16 量子ビットが同じコアに存在していても、隣接する量子ビット間だけにゲートを実行できる構成では、離れた量子ビット同士を作用させるために状態交換や中間ゲートが必要になる。経路が長くなるほどゲート回数が増え、各ゲートの誤りが累積する。物理的には 16 量子ビットを搭載していても、十分な忠実度で全体へ量子相関を広げられなければ、実効的な回路幅は小さくなる。
接続可能量子ビット数が同じでも、実行可能な計算は一致しない。二量子ビットゲートの忠実度が低ければ、量子ビット間にもつれを作るたびに誤りが入り、回路を深くするほど正しい結果の割合が下がる。ゲートが高精度でも、実行時間が長く、量子状態を保持できる時間へ近づけば、計算途中で位相情報が失われる。接続範囲は回路の横幅を決め、ゲート誤り率と状態保持時間は回路の縦方向の長さを決める。
論理量子ビット数にも同じ注意が必要になる。誤りを検出した実行だけを選んで残す方式、測定結果から誤りを推定する方式、計算中に補正を繰り返す方式では、論理量子ビットという名称が同じでも処理の継続性が異なる。論理量子ビットを何個構成したかに加えて、論理誤り率が物理誤り率を下回ったか、何回の訂正周期を継続したか、論理量子ビット間でどのゲートを実行したかを確認しなければならない。
同じ 512 という数字でも、512 量子ビットが一つの接続グラフへ属する装置、16 量子ビットの独立コアを 32 個持つ装置、512 物理量子ビットを誤り訂正へ割り当てる装置では、増えている能力が異なる。第一の構成では単一回路の幅、第二の構成では並列処理量、第三の構成では論理情報の信頼性が中心になる。
量子計算機の規模は、量子ビット総数だけでは確定しない。何個あるかという数、どこまで一つの回路へ参加できるかという接続、操作ごとにどれだけ誤るかという精度、量子状態を何回の操作まで保てるかという時間を組み合わせて評価する必要がある。この四つのうち最も厳しい制約が、装置で実際に実行できる計算の幅と深さを決める。
3. 6 つの方式は、異なる方法で量子ビットを増やす
量子ビット方式の違いは、量子状態を保存する物理媒体だけでは決まらない。量子ビットを増やす方法、量子ビット間へ相互作用を作る方法、状態を初期化・操作・測定する方法が異なるため、規模を拡大したときに現れる制約も変わる。チップ上へ回路を追加する方式、原子を配列して移動させる方式、局所的な量子レジスタを複数接続する方式では、同じ 100 量子ビットでも装置内の関係構造が一致しない。
比較の焦点は、物理量子ビットを何個作れるかだけには置けない。作った量子ビットのうち、何個を一つの回路へ参加させられるか、規模を増やしたときに誤り率を下げられるか、複数のコアやモジュールを量子的に接続できるかまで確認する必要がある。SAXON Q のマルチコア構成も、この共通の評価軸へ置くことで、室温動作とシステム総量子ビット数が解決する問題と、コア内・コア間に残る問題を分けて読める。
3.1 超電導方式は、チップ上の集積を誤り訂正へ変換する
超電導量子ビットは、ジョセフソン接合を含む電気回路を極低温で量子的に動作させる。回路の形状、共振周波数、結合器、読み出し回路を人工的に設計できるため、量子ゲートを高速に実行し、誤り訂正符号に合わせた接続構造をチップ上へ配置しやすい。表面符号で使われる格子状の近接接続も、平面回路として実装できる。
量子ビットをチップへ追加すると、計算用量子ビットだけでなく、誤りの痕跡を測定する補助量子ビットも増やせる。符号を大きくすれば、局所的な物理誤りが論理情報全体へ到達するまでの距離を長くできる。物理誤り率が訂正可能な閾値を下回っていれば、追加した量子ビットは論理誤り率を下げる資源になる。
Google Quantum AI の Willow を用いた表面符号実験では、符号距離 5 と 7 の論理量子メモリが構成され、符号距離を 2 増やすごとに論理誤り率が約 2.14 分の 1 へ低下した。101 物理量子ビットを使用する符号距離 7 の論理メモリでは、誤り訂正 1 周期当たりの論理誤り率が 0.143 パーセントと報告されている[6]。101 という搭載数より、物理量子ビットを追加した結果が論理誤り率の低下として観測されたことに技術的な意味がある。
この拡張には、量子ビット数と同時に制御系が増えるという直接の制約がある。各量子ビットには制御信号と読み出し経路が必要になり、極低温部へ入る配線が増える。チップ上では意図した結合だけでなく、隣接回路や配線を介した不要な相互作用も増える。較正すべき周波数、パルス、読み出し条件が増えれば、装置全体を同じ性能に保つ運用負荷も上がる。
単一チップだけで必要な論理量子ビット数へ到達できなければ、複数チップを一つのシステムへ統合する必要がある。IBM は、量子チップ、低遅延の古典処理、リアルタイム復号、モジュール間接続を段階的に整備し、2029 年の Starling で誤り耐性量子計算へ進むロードマップを示している[7]。これは将来計画であり、現在の実測性能ではない。それでも、超電導方式の規模が、チップ上の量子ビット数だけでなく、複数モジュールを誤り訂正の一つの系として動かせるかによって決まることを示している。
超電導方式では、物理量子ビットの追加を論理誤り率の低下へ変換できることが実験で確認されている。その代わり、スケーリングの負担は、極低温配線、クロストーク、較正、復号器、モジュール接続へ移る。量子ビット数を増やす技術と、増えた量子ビットを一つの誤り訂正系として運用する技術が分離していない点が、この方式の特徴である。
3.2 イオントラップ方式は、移動と光接続で局所レジスタを結ぶ
イオントラップ方式では、電磁場で空間に閉じ込めたイオンの内部状態を量子ビットとして使う。同じ元素のイオンは原子レベルで同一であり、製造された固体素子のような個体差が小さい。レーザーやマイクロ波を使って状態を操作し、複数イオンが共有する振動を介して二量子ビットゲートを実行する。
一つのイオン列では、固定された近接配線だけに依存せず、離れたイオン同士にもゲートを作用させられる。量子回路を接続グラフへ写す際に、隣接量子ビットを入れ替えるための追加ゲートを減らせるため、少ない物理量子ビットでも高い接続性を利用できる。
イオン数を増やすと、共有される振動モードの数が増え、各モードを分離して制御することが難しくなる。多数のイオンへレーザーを正確に当て、加熱を抑え、状態を読み出す光学系も大型化する。一つの長いイオン列をそのまま拡張すると、ゲート時間と制御複雑性が増えるため、イオンを複数の領域へ移動させる構成や、複数トラップを量子通信で結ぶ構成が必要になる。
オックスフォード大学 などの研究チームは、約 2 メートル離れた 2 台のイオントラップモジュールを光学リンクで接続した。各モジュールには計算用量子ビットとネットワーク用量子ビットがあり、光子を介して遠隔もつれを生成し、そのもつれを使ってモジュール間へ制御 Z ゲートを転送した[8]。2 台を同じ古典制御装置から操作しただけではなく、離れた量子ビット間へ量子的な相関を形成した点が、独立並列処理との違いである。
Quantinuum の Helios は、イオンを複数の演算領域へ移動させる量子電荷結合素子（QCCD）構成を採用した 98 物理量子ビットの装置である。必要なイオンを演算領域へ運ぶことで全対全接続を実現し、複数領域での並列操作も報告している[9]。固定配線で全対全接続を作るのではなく、量子ビットそのものを移動させて接続関係を変える設計である。
Helios を用いた 2026 年のプレプリントでは、48 から 94 の論理量子ビットを構成する誤り検出・誤り訂正実験が報告された[10]。高い符号化率により、多数の物理量子ビットを少数の論理量子ビットへ圧縮せずに済む点は、高忠実度と全対全接続を持つイオントラップ方式の強みである。
ただし、報告された論理量子ビットの一部は距離 2 の符号と事後選択を利用する。誤りが検出された実行結果を捨てれば、残った結果の精度を高められるが、誤りを訂正しながらすべての実行を継続する方式とは処理構造が異なる。94 論理量子ビットという数だけでは、長時間の誤り訂正、実行可能な論理回路の深さ、結果を得るまでに破棄される試行数までは分からない。
Helios は 2025 年 11 月に商用提供が発表された[11]。これは外部利用者が装置へアクセスし、量子回路を実行できる段階に達したことを示す。商用提供、論理量子ビットの実証、産業上有用な誤り耐性計算は、それぞれ別の到達点である。イオントラップ方式では、高い局所性能を大規模システムへ移す際に、イオン移動の速度とモジュール間量子通信が次の制約になる。
3.3 中性原子方式は、大規模配列と再配置を使う
中性原子方式では、電荷を持たない原子を光ピンセットで捕捉し、二次元または三次元の配列へ並べる。個々の原子を量子ビットとして使い、励起状態にある原子間の強い相互作用を利用して二量子ビットゲートを実行する。多数の光ピンセットを用意すれば、一つの装置内へ大規模な原子配列を形成できる。
原子を配置した後も位置を変更できる点が、固定配線を持つ方式との違いになる。初期配列に空きがあれば、原子を移動して欠損の少ない領域を作れる。演算時には、相互作用させる原子を近づけ、処理後に別の位置へ移せる。量子ビットの配置をソフトウェア的に変更できるため、接続性だけでなく、誤り訂正符号の配置や失われた量子ビットの交換にも再配置を利用できる。
2025 年に公開され、2026 年号へ収録された研究では、最大 448 個の中性原子を使い、表面符号による反復誤り訂正、論理ゲート、汎用論理演算に必要な特殊状態の生成、物理誤りの除去など、汎用的な誤り耐性計算に必要な構成要素が実証された[12]。大規模な原子配列を作っただけではなく、原子を移動できる性質を論理量子ビットの操作へ組み込んだ点に意味がある。
一方、原子は計算中に配列から失われる場合がある。原子損失は量子状態の誤りであると同時に、量子ビット自体が存在しなくなる障害である。どの位置から原子が失われたかを検出できれば、未知の誤りより扱いやすいが、空いた位置を埋め、新しい原子を冷却し、計算中の配列へ戻す機構が必要になる。
別の研究では、保存中の量子状態を保ちながら新しい原子を補充し、3,000 個を超える原子配列を 2 時間以上維持した[13]。この結果が示すのは、3,000 個の物理量子ビットを一時的に並べたことだけではない。失われる原子を外部から補い続けることで、大規模配列を継続運用できる構造を作ったことである。
3,000 という物理量子ビット数から、3,000 論理量子ビットや 3,000 量子ビット幅の誤り訂正済み回路を導くことはできない。配列を維持する能力、量子ゲートを実行する能力、論理情報を保護する能力は別の段階にある。多数の原子を配置できても、全配列へ高忠実度ゲートを作用させ、誤り訂正周期を繰り返せなければ、大規模な論理計算にはならない。
QuEra は、256 を超える誤り訂正論理量子ビットと約 100 万回の信頼できる論理演算を目標とする Libra を、2028 年に Amazon Braket へ提供する計画を発表している[14]。448 原子で実証された構成要素、3,000 原子の連続運用、2028 年の論理量子ビット目標は、物理配列、運用技術、将来の誤り耐性システムという異なる証拠段階に属する。
中性原子方式では、量子ビットを多数並べられることに加え、配置を変更し、失われた量子ビットを補充できることがスケーリング資源になる。その代わり、原子損失、移動時間、レーザー制御、読み出し、復号を一つの連続した計算へ統合する必要がある。
3.4 光方式は、光モードとネットワークで拡張する
光方式では、単一光子や光の連続変数量子状態を情報の担い手として使う。光は光ファイバーや導波路を通じて遠距離へ伝送でき、室温環境でも量子状態を運べる。時間方向へ連続して生成される光パルスを別々の量子モードとして扱えるため、固定された物質量子ビットを同じ場所へ並べる方式とは異なる方法で規模を増やせる。
光子は通信媒体として扱いやすい反面、光子同士は自然には強く相互作用しない。決定論的な二量子ビットゲートを直接作りにくいため、補助光子、干渉、測定、結果に応じたフィードフォワードを組み合わせて論理操作を構成する。操作に必要な光学部品が増えるほど、光子が経路途中で失われる機会も増える。
Xanadu などの研究チームは、35 個の光学チップ、光の量子状態を生成する 84 個のスクイーザー、36 個の光子数分解検出器を光ファイバーで接続し、複数モジュールからなる光量子計算機を構築した[15]。一つの巨大な光学チップへすべての機能を集積するのではなく、光源、干渉回路、検出器を持つ複数モジュールをネットワークとして組み合わせている。
この構成では、光ファイバーが外部通信路であると同時に、計算機内部の配線になる。時間多重によって同じ物理部品を繰り返し利用できるため、装置上に固定された量子ビット数だけでは処理規模を表しにくい。クロック周期ごとに生成される光モード数、光子生成率、損失率、検出率、フィードフォワード速度を合わせて評価する必要がある。
PsiQuantum の研究は、光子の生成、操作、検出、チップ間接続を半導体製造可能な部品として評価した。状態準備・測定、光子干渉、融合操作、チップ間接続について高い忠実度を報告している[16]。製造工程を共通化できれば、同じ部品を多数作り、大規模システムへ組み込める可能性が高まる。
一部の忠実度は、光子が失われず検出された試行だけを条件として計算されている。成功した事象の精度が高くても、光子が高い確率で失われれば、必要な論理操作を成立させるために大量の再試行や冗長な光子が必要になる。光方式では、ゲートが成功した場合の正確さと、必要な光子が処理経路を最後まで通過する確率を分離できない。
光方式のスケーリングは、量子ビットを一か所へ高密度に置くことより、光モードを生成し、ネットワーク内で損失を抑えて運び、測定結果を次の操作へ間に合わせることに依存する。ネットワークを作りやすいという強みは、光経路が長くなるほど損失が累積するという制約と表裏一体である。
3.5 NV センター方式は、局所スピンレジスタと複数コアを組み合わせる
NV センターは、ダイヤモンド結晶中で炭素原子の一つが窒素へ置き換わり、その隣に炭素原子の欠損がある点欠陥である。欠陥に局在する電子スピンは、光で初期化・読み出しでき、マイクロ波で操作できる。周囲にある窒素や炭素の核スピンは、電子スピンと相互作用しながら、より長時間量子状態を保存する記憶量子ビットとして使える。
一つの NV センターと近傍核スピンは、局所的な量子レジスタを形成する。電子スピンを介して核スピンを操作すれば、近傍量子ビット間へ論理ゲートを実行できる。核スピンは外部環境から比較的よく隔離されるため長い状態保持時間を得やすいが、その分だけ操作速度は遅くなりやすい。
利用できる核スピンの数と結合強度は、NV センター周辺の同位体配置に依存する。核スピンを追加するほど、共鳴周波数を分離し、個別に操作し、電子スピンを介して読み出す制御が複雑になる。別の NV センターを追加してレジスタを広げる場合には、NV センター間へ十分な結合を作れる位置へ欠陥を形成しなければならない。
QuTech などの研究チームは、5 量子ビット符号、補助量子ビット、フラグ量子ビットを含む合計 7 スピンを使い、ダイヤモンド量子プロセッサ上で論理量子ビットの耐故障符号化と論理操作を実証した[17]。一つの操作誤りが複数のデータ量子ビットへ広がる経路を、補助量子ビットとフラグによって検出する手順が実際のスピンレジスタ上で成立した。
この実験は、NV センター方式で誤り訂正に必要な手順を実装できることを示す。論理量子ビットの性能が、最良の物理量子ビットより高くなったことまでは示していない。耐故障な回路構造を実行できることと、符号化によって実際の誤り率を下げられることは別の到達点である。
別の研究では、室温で動作する 1 個の NV センター電子スピンと 3 個の核スピンからなる 4 量子ビットレジスタを評価し、全対全接続、単一・複数量子ビットゲートの誤りモデル、回路性能指標である量子体積 8 を報告した[18]。室温で複数量子ビットを制御し、回路全体の性能を標準化された指標で評価した点に意味がある。
4 量子ビットレジスタを数百量子ビットへ拡張するには、同じ品質の核スピンを多数確保し、読み出し時間とゲート時間を抑え、複数 NV センター間へ量子的な接続を作る必要がある。局所レジスタを大きくする方法と、小規模レジスタを複数コアとして並べる方法では、増える計算能力が異なる。
SAXON Q は、単一コア内の量子ビット数とコア数の両方を増やすロードマップを示している。前者は一つの量子状態を保持できる局所的な幅を増やし、後者は独立回路の並列処理量を増やす。NV センター方式では、室温で状態を保持できる強みより先に、局所レジスタをどこまで拡張し、コア間をどう接続するかがシステム規模を決める。
3.6 半導体方式は、製造密度を均一な量子性能へ変える
半導体スピン量子ビットは、シリコンなどの半導体中に閉じ込めた電子スピンや核スピンを量子ビットとして使う。既存の半導体製造設備を利用できれば、小さな量子ビット素子を多数作り、制御回路と同じ製造基盤へ統合できる可能性がある。
半導体方式の内部にも異なる実装がある。ゲート電極によって形成した量子ドットへ電子を閉じ込める方式では、電極電圧によって電子位置と交換相互作用を調整する。シリコン結晶中へリン・ドナーを配置する方式では、ドナーの電子スピンや核スピンを量子ビットとして使う。材料が同じでも、量子ビットの形成方法、接続方法、読み出し方法、スケーリングの制約は一致しない。
Diraq と imec の研究では、300 ミリメートル半導体製造工程で作った複数のシリコンスピン量子ビット基本セルについて、一量子ビット操作と二量子ビット操作の 99 パーセント超の忠実度が報告された[19]。研究室内で個別に加工した素子だけでなく、工業的な製造工程でも高い局所性能を得られることを示している。
製造工程で多数の素子を作れることと、それらを一つの量子プロセッサとして動かせることの間には、均一性という条件がある。量子ドットごとに閉じ込め電位、共鳴周波数、トンネル結合が異なれば、量子ビットごとに多数の電圧を調整しなければならない。量子ビット数を増やすほど調整変数も増え、隣接電極の操作が他の量子ドットへ影響する。
2026 年 7 月に公開された研究では、300 ミリメートル互換工程で作った直線状の 8 量子ドットを調整し、4 組の二重量子ドットとしてコヒーレント制御した[20]。8 個の素子を製造しただけでなく、配列全体の電荷状態を調整し、中央 4 量子ビットを同時に読み出し、隣接量子ビット間の操作を行った点に意味がある。
この結果から、8 量子ビット全体で任意の量子回路を高忠実度に実行できるとは言えない。直線配列では直接相互作用できる相手が隣接量子ビットに限られ、離れた量子ビットを作用させるには状態交換が必要になる。状態交換の回数が増えるほどゲート誤りが累積し、回路深さが制約される。
シリコン中のリン・ドナー核スピンを用いた研究では、5 個の核スピンから 2 論理量子ビットを構成し、論理量子ビット上で普遍的なゲート集合を実行した[21]。半導体基盤上でも、物理量子ビットの制御から論理量子ビットの操作へ進めることを示す成果である。
この実験で使われたのは、ゲート電極で形成する 8 量子ドット配列とは異なるドナー核スピンである。量子ドット方式の製造密度と、ドナー方式の論理演算を一つの連続した到達点として合算することはできない。半導体という共通材料は、異なる物理構成が同じスケーリング経路を持つことを保証しない。
半導体方式が大規模化するには、多数の量子ビットを製造するだけでなく、デバイス間のばらつきを抑え、自動調整し、極低温部へ大量の制御信号を送り、読み出し回路を集積する必要がある。半導体製造の拡張性が量子計算機の拡張性になるのは、製造密度を均一なゲート性能と運用可能な制御系へ変換できた場合である。
6 方式はいずれも、物理量子ビットを増やす方法を持っている。超電導方式はチップ集積、中性原子方式は大規模配列、光方式は時間多重とネットワーク、半導体方式は工業製造、NV センター方式は局所レジスタとマルチコアを利用する。量子ビットが増えた後に必要になるのは、その数を接続可能な回路、低い論理誤り率、継続可能な運用へ変えることである。方式ごとの差は、スケーリング問題の有無ではなく、その問題が冷却、移動、損失、局所結合、製造ばらつきのどこへ現れるかにある。
4. スケーリングは、制約を消すのではなく移動させる
| 方式 | 避けようとする制約 | 採用する拡張方法 | 拡張後に前面へ出る制約 | 実効規模を決める条件 |
|---|---|---|---|---|
| 超電導 | 単一チップ上の面積、配線密度、局所接続だけでは必要な誤り訂正規模へ届かない。 | チップ上へ量子ビットと補助量子ビットを集積し、複数チップをモジュールとして接続する。 | 極低温部へ入る制御線、冷却負荷、クロストーク、較正項目、チップ間通信が増える。 | 物理量子ビットを追加したときに、論理誤り率を下げながら複数モジュールを一つの符号として動かせるかで決まる。 |
| イオントラップ | 一つの長いイオン列では、振動モードが複雑になり、ゲート速度と制御精度が低下する。 | イオンを複数の演算領域へ移動させ、必要に応じて別トラップを光学リンクで接続する。 | レーザー制御、イオン移送、再冷却、遠隔もつれ生成時間、ネットワーク用量子ビットが必要になる。 | 局所的な高忠実度を保ったまま、移動と遠隔接続による待ち時間を論理回路内へ収められるかで決まる。 |
| 中性原子 | 固定された配列では、初期欠損や計算中の原子損失がそのまま利用可能量子ビット数を減らす。 | 多数の原子を光ピンセットで配列し、欠損を埋め、演算位置や誤り訂正符号に合わせて再配置する。 | 原子損失の検出、補充、移動時間、レーザー照射、読み出し、復号を計算中に同期する必要がある。 | 大規模配列を一時的に作るだけでなく、原子を補充しながら論理演算と誤り訂正を継続できるかで決まる。 |
| 光 | 単一チップ上の固定素子数だけでは、多数の量子モードと遠距離接続を同時に確保しにくい。 | 時間多重、複数光学チップ、光ファイバー、測定とフィードフォワードを組み合わせる。 | 光子生成の失敗、導波路と接続部での損失、検出失敗、フィードフォワード遅延が経路ごとに累積する。 | 成功した操作の忠実度だけでなく、必要な光子が全経路を通過し、誤り訂正へ必要な頻度で検出されるかで決まる。 |
| NV センター | 一つの NV センター周辺で個別制御できる核スピン数と結合範囲には局所的な限界がある。 | 一つの局所スピンレジスタを拡張し、それ以上の規模は複数コアの並列配置によって得る。 | 利用可能な核スピンの同定、欠陥配置、ゲート時間、NV 間結合、コア間量子接続が難しくなる。 | 室温で動作する量子ビット総数ではなく、一つのコア内とコア間で量子的な相関を維持できる範囲によって決まる。 |
| 半導体 | 研究室で個別に作った少数素子では、工業規模の製造数と集積密度へ拡張しにくい。 | 量子ドットやドナーを半導体製造工程で高密度に形成し、制御回路との集積を目指す。 | 素子ごとの特性差、電圧調整点数、隣接電極への干渉、極低温配線、読み出し回路が増える。 | 多数の素子を製造できることではなく、それらを同じ条件で較正し、自動制御し、高忠実度で接続できるかで決まる。 |
各方式に共通するのは、量子状態を守ることと操作することの衝突である。外部環境から強く隔離した量子ビットは、状態を長く保ちやすいが、制御信号も届きにくくなる。強い相互作用を利用すればゲートを速くできるが、意図しない量子ビットへの作用や環境ノイズも入りやすくなる。接続範囲を広げれば一つの回路へ参加できる量子ビットは増えるが、誤りが伝播する経路と較正対象も増える。
この関係により、量子計算機の実効規模は、物理量子ビット総数より前に最も厳しい制約で止まる。1,000 個の量子ビットを配置できても、100 個までしか高忠実度に接続できなければ、直接実行できる回路幅はその範囲に制限される。全量子ビットを接続できても、数十回の二量子ビットゲートで誤りが支配的になれば、回路の深さが制約になる。誤り訂正を導入しても、測定と復号が量子ゲートに追いつかなければ、計算を継続できない。
SAXON Q の室温動作は、この制約群のうち極低温冷却を小さくする。希釈冷凍機と極低温配線が不要になれば、装置の設置、起動、保守、可搬性に関する条件を軽くできる。冷却制約が後退すると、一つの NV センター周辺で利用できる核スピン数、二量子ビットゲートの忠実度、複数 NV センター間の結合、コア間の量子接続がシステム規模を直接制限する。
SXQ512 の 512 は、この設計判断によって得られるシステム総量子ビット数である。単一の巨大なスピンレジスタへ 512 量子ビットを収めるのではなく、16 量子ビットの局所レジスタを 32 コア配置することで総数を増やす。局所レジスタの過度な拡張を避けられる一方、コアをまたぐ量子的な関係がなければ、増えるのは主に並列処理能力になる。
量子ビット方式の比較で問うべきなのは、どの方式が制約を持たないかではない。どの制約を物理構成によって後退させ、その結果として接続、制御、損失、較正、誤り訂正のどこが新しい限界になるかである。方式の強みは、消えた制約だけで評価できず、移動先の制約を実用規模まで管理できるかによって決まる。
5. 誤り訂正は、物理量子ビットを計算資源へ変換する
量子回路では、初期化、ゲート操作、待機、測定のそれぞれで誤りが発生する。一回ごとの誤りが小さくても、量子ビット数とゲート回数が増えれば、正しい量子状態を最後まで保てる確率は下がる。1,000 個の物理量子ビットを接続できても、数十回の操作で結果がノイズに埋もれるなら、実行できるのは量子ビット数に対して回路が浅い処理に限られる。
回路の幅と深さは、別の制約によって決まる。接続可能な物理量子ビット数は、一つの回路へ参加できる量子ビットの幅を決める。ゲート誤り率、測定誤り率、状態保持時間は、正しい結果を維持できる操作の深さを決める。物理量子ビット数だけを増やしても、操作を重ねるたびに誤りが累積する構造が変わらなければ、計算可能な問題は広がっても深くならない。
量子誤り訂正は、論理情報を一つの物理量子ビットへ保存せず、複数の物理量子ビットが持つ相関へ分散する。個々の量子ビットを直接測定すると、重ね合わせが失われ、計算中の情報を壊してしまう。そこで、論理情報そのものではなく、量子ビット間の整合性を補助量子ビットで測定する。得られた測定結果から、どこでどの種類の誤りが起きた可能性が高いかを古典計算機で推定する。
この測定結果はシンドロームと呼ばれる。シンドロームは誤りの位置と種類を直接答える値ではなく、複数の候補を絞り込む手掛かりである。復号器は、時間方向へ連続して得られるシンドロームとハードウェアの誤りモデルを使い、最も可能性の高い誤りを推定する。量子誤り訂正は量子ビットだけで完結せず、高速な測定、古典的な復号、次の量子操作を同期させる制御系を必要とする。
物理量子ビットを追加すれば、より大きな誤り訂正符号を構成できる。符号が大きくなると、一部の物理量子ビットに誤りが起きても、論理情報へ到達するまでに必要な誤りの連鎖が長くなる。ただし、この効果が得られるのは、物理量子ビット、二量子ビットゲート、測定の各誤り率が、採用する符号の閾値を下回っている場合である。
物理誤り率が閾値より高い状態では、符号を大きくするために追加したゲートと測定が新たな誤りを生む。冗長性を増やしても、誤りを検出する回路自体が論理情報を壊し、論理誤り率は改善しない。物理量子ビットの増加が計算資源になるか、制御対象と誤り源を増やすだけになるかは、この閾値を境に分かれる。
Google の表面符号実験では、符号距離を大きくすると論理誤り率が低下した[6]。表面符号の符号距離は、論理情報を壊すために必要な物理誤りの最小連鎖に対応する。符号距離を増やした結果として論理誤り率が下がったことは、追加した物理量子ビットと測定回路が、誤り源の増加を上回る保護能力を生んだことを示す。
中性原子方式でも、原子損失を検出しながら反復誤り訂正を行い、符号規模の拡大による論理誤りの抑制が示された[12]。中性原子では、状態の反転や位相のずれに加えて、原子そのものが配列から失われる。原子損失の位置を検出できれば、位置が不明な一般的誤りより復号しやすい。物理方式に固有の障害を誤り訂正手順へ組み込むことで、大規模配列を論理資源へ変換している。
これらの実験で評価されているのは、物理量子ビット総数ではなく、符号を大きくしたときの論理誤り率の変化である。101 物理量子ビットや 448 原子という数字だけでは、誤り訂正が成立したことを証明できない。小さい符号より大きい符号の方が低い論理誤り率を示し、その低下が複数の訂正周期でも維持されて初めて、物理量子ビットの追加が信頼性へ変換されたと判断できる。
一方、ダイヤモンド量子プロセッサの 7 スピン実験では、単一の物理誤りが複数のデータ量子ビットへ広がらないように設計された耐故障手順が実行された[17]。補助量子ビットの誤りを検出するフラグ量子ビットを用い、誤り訂正回路そのものが新しい重大な誤りを作る経路を監視している。これは耐故障な回路設計を実機へ実装できたことを示す。
ただし、この実験では、符号化した論理量子ビットの性能が最良の物理量子ビットを上回るところまでは到達していない。回路が耐故障条件を満たすことと、符号化によって実際の誤り率が低下することは別である。前者は、一つの故障が訂正能力を超える誤りへ拡大しない設計を示す。後者は、符号化、補助測定、復号を含む全処理の結果が、符号化しない場合より高い信頼性を示す必要がある。
シリコン中の 5 個のドナー核スピンを用いた実験では、誤り検出符号上に 2 論理量子ビットを構成し、論理量子ビット間で普遍的なゲート集合を実行した[21]。物理量子ビットを論理的な計算単位へ符号化し、その符号化空間を保ったまま複数量子ビット演算を行えることを示す成果である。
この実験も、長時間の能動的な誤り訂正を継続したものではない。誤りが検出された試行を除外する事後選択と、計算中に誤りを推定して補正し続ける誤り訂正では、必要な資源と結果の得られ方が異なる。事後選択は残った結果の精度を上げられるが、回路が長くなり、誤りの発生確率が上がるほど採用できる試行数が減る。能動的な誤り訂正では試行を捨てずに計算を継続できるが、測定、復号、補正を量子状態が保たれている時間内に完了させなければならない。
| 段階 | 成立させる処理 | 確認すべき性能 | 量子ビット数が持つ意味 |
|---|---|---|---|
| 物理制御 | 個々の量子ビットを初期化し、単一量子ビットゲートを実行し、状態を測定する。 | 利用可能率、一量子ビットゲート忠実度、測定忠実度、状態保持時間を確認する。 | 搭載された物理量子ビットのうち、実際に計算へ使用できる数を示す。 |
| 量子接続 | 二量子ビットゲート、量子ビット移動、遠隔もつれによって複数量子ビットを一つの回路へ参加させる。 | 接続グラフ、二量子ビットゲート忠実度、通信忠実度、操作時間を確認する。 | 物理量子ビット総数のうち、一つの量子状態として直接扱える範囲を示す。 |
| 誤り検出 | 論理情報を直接測定せず、補助量子ビットから誤りの痕跡を取得する。 | シンドローム測定忠実度、検出可能な誤り、誤り検出による追加誤りを確認する。 | 複数の物理量子ビットを、一つの符号化された情報単位へまとめる。 |
| 事後選択 | 誤りが検出された試行を除外し、残った実行結果だけを利用する。 | 採用率、除外後の論理誤り率、回路深さに伴う採用率低下を確認する。 | 論理量子ビット数に加えて、実際に結果として利用できる試行数が性能を決める。 |
| 損益分岐超え | 符号化した論理状態を、符号化しない物理状態より低い誤り率で維持する。 | 最良の物理量子ビットとの比較、符号距離ごとの論理誤り率、訂正周期数を確認する。 | 追加した物理量子ビットが、制御負荷ではなく信頼性向上へ変換されたことを示す。 |
| 反復誤り訂正 | シンドローム測定、復号、補正または補正情報の記録を計算中に繰り返す。 | 訂正周期時間、復号遅延、周期ごとの論理誤り率、長時間安定性を確認する。 | 物理量子ビットの状態保持時間を超えて論理情報を維持できる可能性を示す。 |
| 耐故障論理計算 | 状態準備、論理ゲート、測定を、単一故障が訂正能力を超える誤りへ拡大しない形で実行する。 | 利用可能な論理ゲート、論理ゲート誤り率、補助量子ビット数、必要な論理演算回数を確認する。 | 論理量子ビット数を、実際の量子アルゴリズムへ使える計算資源へ変える。 |
表に示した段階は、一方向へ自動的に進む成熟度一覧ではない。高い物理ゲート忠実度を持つ装置でも、補助量子ビットの配置や測定速度が不足すれば反復誤り訂正を実装できない。多数の論理量子ビットを符号化できても、事後選択によって大半の試行を捨てる構成では、回路を長くしたときに結果を得るための実行回数が急増する。論理量子ビット数だけを取り出すと、どの処理が成立しているかを見失う。
誤り訂正には量子ビット以外の資源も必要になる。補助量子ビットを繰り返し測定し、測定結果を復号器へ送り、次の操作までに誤りの推定を終えなければならない。測定が遅ければ計算が待たされ、復号が遅ければ補正判断が後続ゲートに間に合わない。誤り訂正済み量子計算機の性能は、物理量子ビット数だけでなく、測定帯域、古典計算能力、制御系の遅延にも依存する。
論理量子ビットが物理量子ビットより安定していても、それだけでは有用な計算へ到達しない。アルゴリズムには複数の論理量子ビット、論理量子ビット間のゲート、特殊な論理状態、長い演算列が必要になる。論理量子ビット数、論理誤り率、一回の論理ゲートに必要な時間、実行可能な論理ゲート総数を組み合わせて初めて、特定のアルゴリズムを完了できるかを判断できる。
SXQ128 と SXQ512 について公開されているのは、複数コアへ配置される物理量子ビット総数とコア構成である。128 と 512 の違いから、誤り訂正後に利用できる論理量子ビット数は導けない。一つのコア内でどの誤り訂正符号を構成できるか、補助量子ビットを何個確保できるか、シンドロームをどの速度と忠実度で測定できるかが公開されていないためである。
コア間に量子的な接続がなければ、複数コアをまたぐ一つの誤り訂正符号も直接は構成できない。各コアが独立していれば、誤り訂正も原則としてコア内の量子ビット数に制約される。32 コア、合計 512 物理量子ビットという構成は、32 個の局所レジスタを並列に利用する資源にはなるが、512 物理量子ビットから一つの大きな論理量子ビット群を作れることまでは示さない。
SXQ128 と SXQ512 を誤り訂正済みの計算資源として比較するには、物理量子ビット総数に加えて、コア内接続、シンドローム測定、使用する符号、符号距離、論理量子ビット数、論理誤り率、反復できる訂正周期数、論理ゲート性能が必要になる。物理量子ビットが計算資源へ変わったと判断できるのは、その追加によって論理情報をより長く、より低い誤り率で操作できた場合である。
6. 主要 6 方式では、2026 年は誤り訂正の構成要素を統合する段階にある
2026 年時点では、複数の量子ビット方式で論理量子ビット、耐故障操作、反復誤り訂正、モジュール接続が実証されている。超電導方式では、符号規模を大きくすると論理誤り率が下がる閾値以下動作が確認された。イオントラップ方式では、多数の物理量子ビットを高い符号化率で論理量子ビットへ変換し、離れたモジュール間へ量子ゲートを転送する実験も行われた。中性原子方式では、数百原子規模の誤り訂正回路と、数千原子規模の連続補充が別々に成立している。
これらの成果は、誤り耐性量子計算機に必要な部品が複数方式でそろい始めたことを示す。ただし、各方式が同じ処理を同じ条件で達成したわけではない。ある実験は一つの論理量子ビットの保存性能を測り、別の実験は多数の論理量子ビットを事後選択つきで操作し、別の装置は物理量子ビットの連続補充やチップ間接続を実証している。論理量子ビットという名称が共通していても、誤り検出、能動的な訂正、論理ゲート、長時間運用では成立している範囲が異なる。
完成した誤り耐性量子計算機には、これらの処理を同時に動かす必要がある。計算用量子ビットへ論理情報を符号化し、補助量子ビットを繰り返し測定し、その結果を古典復号器へ送り、次の誤り訂正周期までに推定を終えなければならない。その間にも論理ゲート、状態準備、読み出しを進め、失われた量子ビットや劣化した部品を補充する必要がある。
一つの構成要素が高性能でも、他の処理が追いつかなければ計算は継続しない。量子ゲートが高速でも、シンドローム測定と復号が遅ければ次の訂正周期へ進めない。多数の論理量子ビットを符号化できても、事後選択によって大半の試行を破棄すれば、回路が長くなるほど結果を得るまでの実行回数が増える。大規模な物理量子ビット配列を維持できても、論理ゲートの誤り率が高ければ、配列規模はアルゴリズムの実行可能性へ変換されない。
| 方式 | 2026 年までに確認された代表的到達点 | その成果が直接は示さないこと | 一つの計算機へ統合するための条件 |
|---|---|---|---|
| 超電導 | 表面符号で符号距離を増やすと論理誤り率が下がる閾値以下動作が実証された。 | 多数の論理量子ビット間で長い汎用回路を継続できることまでは示さない。 | 論理ゲート、状態供給、リアルタイム復号、複数チップ接続を誤り訂正周期内で動かす必要がある。 |
| イオントラップ | 98 物理量子ビットの装置、遠隔モジュール間ゲート、多数の符号化論理量子ビットが報告された。 | 事後選択なしで全試行を継続し、大規模な論理回路を高速に実行できることまでは示さない。 | イオン移動、局所ゲート、遠隔もつれ、測定、復号の待ち時間を一つの論理回路へ収める必要がある。 |
| 中性原子 | 448 原子規模で反復誤り訂正と耐故障構成要素が実証され、3,000 原子を超える配列の連続補充も成立した。 | 大規模配列全体で、誤り訂正済みの汎用論理計算を長時間継続できることまでは示さない。 | 原子損失の検出、補充、再配置、論理ゲート、復号を、保存中の論理情報を壊さずに同期する必要がある。 |
| 光 | 複数光学モジュールのネットワーク化と、製造可能な光子生成、操作、検出、チップ間接続が実証された。 | 光子損失を含むシステム全体が、誤り訂正閾値を満たすことまでは示さない。 | 必要な光子を十分な頻度で生成し、全経路の損失を抑え、検出結果を次の光パルスへ間に合う速度で処理する必要がある。 |
| NV センター | 7 スピンによる耐故障論理操作と、室温 4 量子ビットレジスタの詳細なベンチマークが報告された。 | 論理性能が物理量子ビットを上回ることや、数百量子ビットを一つの量子回路として扱えることまでは示さない。 | コア内量子ビット数、二量子ビットゲート忠実度、NV 間結合、コア間量子通信、反復誤り訂正を拡張する必要がある。 |
| 半導体 | 工業工程での高忠実度基本セル、8 量子ドット配列、ドナー核スピンによる論理演算が実証された。 | 異なる半導体量子ビット方式の成果を一つの大規模プロセッサとして結合できることまでは示さない。 | 多数素子の均一制御、自動較正、極低温配線、読み出し回路、量子ドット配列上の誤り訂正を統合する必要がある。 |
2026 年の到達点を「誤り訂正を伴う初期実用段階」と表現すると、これらの構成要素が一つの装置上で同時に成立しているように見える。実際には、方式ごとに異なる部分が先行している。超電導方式では論理誤り率の低下、中性原子方式では可変配列と補充、イオントラップ方式では高い接続性と論理量子ビット密度、光方式ではモジュール製造、NV センター方式では室温局所レジスタが先行している。
現在の競争は、量子ビットを作れるかという原理確認から、個別に成立した技術を一つの時間軸へ載せる段階へ移っている。量子ゲートが動作している間にシンドロームを測定し、古典復号器が結果を返し、必要な補正情報を保持しながら次の論理ゲートへ進む。量子ビットが失われる方式では、その間に新しい量子ビットを補充する。この連続処理が、装置の稼働時間を通じて破綻せず続く必要がある。
商用提供も、計算能力とは別の軸として読む必要がある。Helios は外部利用者へ提供される商用装置であり、研究者や企業が実機上で回路を実行できる[11]。QuEra の Libra は、256 を超える誤り訂正論理量子ビットと約 100 万回の信頼できる論理演算を 2028 年に提供する計画である[14]。前者は現在の利用可能性、後者は将来の誤り耐性性能目標を示しており、同じ「提供」という語でも証拠段階が異なる。
製品として注文できること、クラウドから利用できること、論理量子ビットを構成できること、古典計算を上回ることは、同じ実用化の中でも異なる段階にある。装置へアクセスできれば、アルゴリズム開発、制御試験、業務への適合性評価を始められる。その価値は実在するが、誤り耐性計算が完成したことを意味しない。
2026 年の量子計算機は、誤り訂正の原理が成立するかを一方式だけで争う段階を越えつつある。次の制約は、量子ビット、接続、測定、復号、論理ゲート、資源補充、古典制御を一つの装置上で同時に成立させることである。どの方式が先に実用規模へ到達するかは、最大量子ビット数ではなく、先行している構成要素と遅れている構成要素の差をどこまで縮められるかによって決まる。
7. SAXON Q は、局所レジスタをマルチコア化して増やす
SAXON Q の QC2026 ホワイトペーパーは、第 3 世代機を 2 枚の量子チップからなるマルチコア装置として説明している。各物理コアは 4 または 5 量子ビットで構成され、2 コアを独立した量子ジョブへ割り当てるか、同じ処理を並列に実行する構成を採る。ここでいうマルチコアは、複数コアの量子ビットが一つの量子状態を形成することではなく、独立した局所レジスタを同じシステム内で同時に制御する構成を指す[22]。
QC2026 について公表された第 3 世代の性能値は、一量子ビットゲート忠実度が最大 0.9992、二量子ビットゲート忠実度が 0.97、装置消費電力が 600 ワットである。二量子ビットゲート忠実度 0.99 超も同じ表に記載されているが、こちらは最適化した制御パルスを用いたシミュレーション値であり、現行実機の測定値ではない[22]。
| 性能項目 | 公表値 | 証拠の種類 | 評価できる範囲 |
|---|---|---|---|
| 一量子ビットゲート忠実度 | 最大 0.9992 | 第 3 世代機の実測値として記載されている。 | 特定の一量子ビット操作が高い精度へ到達していることを示すが、全量子ビットの平均値やばらつきまでは示さない。 |
| 二量子ビットゲート忠実度 | 0.97 | 第 3 世代機の実測値として記載されている。 | 現行レジスタ内で量子相関を作る操作の精度を示す。 |
| 二量子ビットゲート忠実度 | 0.99 超 | 最適化制御を用いたシミュレーション値として記載されている。 | 制御改善によって目指す性能を示すが、現行実機が同じ精度で動作したことは示さない。 |
| 装置消費電力 | 600 ワット | QC2026 のシステム仕様として記載されている。 | 室温動作する装置全体の電力規模を示すが、回路実行 1 回当たりの消費電力量は示さない。 |
実測 0.97 とシミュレーション 0.99 超は、同じ性能値の表記違いではない。前者は現在の装置で確認された値であり、後者は制御パルスを改善した場合の予測である。シミュレーション値を実測性能として扱うと、現行装置が実行できる回路の深さを過大に評価することになる。
二量子ビットゲートは、量子ビット間にもつれを形成し、複数量子ビットを一つの計算へ参加させるために使う。一量子ビットゲートだけが高精度でも、二量子ビットゲートの誤りが大きければ、量子相関を広げるたびに状態が崩れる。回路内で二量子ビットゲートを繰り返すと、各操作の誤りが累積し、量子ビット数が増えるほど必要なゲート数も増える。
二量子ビットゲート忠実度 0.97 から、回路全体の成功率を単純に算出することはできない。誤りには、操作ごとに独立して生じる成分だけでなく、特定の量子ビットへ偏る誤り、時間とともに変動する較正ずれ、複数量子ビットへ同時に影響する相関誤りが含まれるためである。それでも、現行値と目標値を分けることで、多数量子ビットへ相関を広げ、長い回路を実行するには、二量子ビット操作の改善が主要条件になることは確認できる。
QC2026 のマルチコア構成は、この局所的なゲート性能を維持したままシステム総量子ビット数を増やす方法として位置づけられている。一つの大きな量子レジスタを作ると、量子ビット数に応じて共鳴周波数、制御パルス、読み出し条件、量子ビット間結合の組合せが増える。小規模なコアを複数配置すれば、一つのコア内で管理する量子ビット数を抑えながら、装置全体では複数の量子ジョブを処理できる。
SAXON Q のスケーリングには、コア内の拡張とコア数の拡張という 2 つの方向がある。コア内の拡張では、一つの NV センター周辺で利用する核スピン数を増やすか、複数の NV センターを同じ局所レジスタへ組み込む。コア数の拡張では、独立した局所レジスタをシステム内へ追加する。どちらも物理量子ビット総数を増やすが、増える計算能力は異なる。
| 拡張方向 | 増やす対象 | 直接増える能力 | 規模拡大を制限する条件 |
|---|---|---|---|
| 一つの NV 周辺の核スピン数 | 電子スピンから制御できる近傍核スピンを増やす。 | 一つの局所レジスタへ保持できる量子情報量が増える。 | 核スピンの位置、結合強度、共鳴周波数の分離、個別制御、読み出し時間が制約になる。 |
| コア内の NV センター数 | 量子的に結合できる複数の NV センターを近接配置する。 | 一つの回路へ直接参加できる量子ビット数を増やせる。 | NV センターの形成位置、生成歩留まり、NV 間結合、結合ゲート忠実度が制約になる。 |
| システム内のコア数 | 独立した局所スピンレジスタを追加する。 | 同時実行できるジョブ、測定回数、条件探索の処理量が増える。 | コア間に量子接続がなければ、単一回路の幅は各コア内に限定される。 |
一つの NV センター周辺では、電子スピンが核スピンを制御する中心として働く。電子スピンは光によって初期化・読み出しでき、マイクロ波で操作できる。近傍核スピンは電子スピンとの相互作用を介して操作され、電子スピンより長時間量子状態を保持する記憶量子ビットとして利用される。この構成により、一つの NV センターを中心とする小規模な全結合レジスタを形成できる。
局所レジスタへ核スピンを追加すると、利用可能な量子ビット数は増える。しかし、核スピンは設計した位置へ均一に並んでいるわけではなく、ダイヤモンド中の同位体配置によって位置と結合強度が決まる。電子スピンとの結合が弱すぎる核スピンは、操作に長い時間がかかる。複数の核スピンが近い共鳴周波数を持てば、特定の量子ビットだけを選んで操作することも難しくなる。
操作時間が長くなると、量子状態を保持できる時間内に実行できるゲート数が減る。核スピンを追加したことで回路幅が増えても、量子ビットの選択と読み出しに必要な時間が増えれば、回路深さは制限される。コア内量子ビット数の増加は、制御可能な周波数数、ゲート時間、読み出し時間を同時に増やせた場合に、初めて実効的な計算規模の増加になる。
一つの NV センター周辺だけでは必要な量子ビット数へ届かない場合、複数の NV センターを同じコア内で結合する方法が必要になる。NV センター間の相互作用は距離と配置に強く依存するため、結合可能な位置へ欠陥を形成しなければならない。多数の NV センターを作るだけでは足りず、必要な位置へ、必要な向きと電荷状態を持つ欠陥を、十分な歩留まりで形成する必要がある。
配置精度が不足すれば、NV センター間の結合が弱くなり、二量子ビットゲートに長い時間がかかる。結合を強めるために近接配置すると、個別の光学読み出しや制御信号の分離が難しくなる。欠陥形成のばらつきは、利用可能な量子ビット数だけでなく、コアごとのゲート性能と較正条件のばらつきにもつながる。
コア内レジスタを過度に大きくする代わりに、複数の小規模コアを並べれば、各コアの制御複雑性を一定範囲へ抑えられる。独立したジョブ、同じ回路の反復測定、異なるパラメータの探索は、コア間に量子接続がなくても分散できる。SAXON Q が現在の QC2026 で実証しているマルチコアの直接的な利点は、この処理量の増加にある。
一方、コア数を増やしても、一つの量子状態へ参加できる量子ビット数は自動的には増えない。コア間で交換できる情報が測定後の古典情報だけであれば、量子状態は各コア内で完結する。複数コアへまたがる一つの量子回路を直接実行するには、コア間にもつれを生成し、そのもつれを使って遠隔ゲートまたは量子状態転送を行う必要がある。
QC2026 の公開資料は、2 コアの独立制御、並列処理、回路分割を説明している。コア間量子ゲート、遠隔もつれの生成率、通信忠実度、全コアへ広がる量子状態については、現行の性能値として示されていない。この範囲では、QC2026 の 2 コアは一つの大きな量子レジスタではなく、同じ装置内に配置された 2 個の局所量子プロセッサとして評価する必要がある。
SAXON Q のスケーリング戦略は、単一コアを巨大化する負担を避けながら、システム総量子ビット数と並列処理能力を増やす。局所レジスタ方式を採ることで、一つのコア内の制御対象を限定し、室温で動作する小規模量子プロセッサを複数配置できる。その代わり、単一回路の幅はコア内量子ビット数に制約され、コアをまたぐ処理は独立並列実行、回路分割、将来の量子接続のいずれかへ依存する。
この構造を踏まえると、SAXON Q の製品規模は、コア内量子ビット数とコア数を分けて読まなければならない。前者は一つの量子状態へ直接参加できる最大範囲の候補を示し、後者は同時に利用できる局所レジスタの数を示す。両者の積として得られるシステム総量子ビット数は、装置全体の搭載規模を表すが、単一量子回路の幅を表すとは限らない。
8. SXQ128 と SXQ512 は、コア数とコア内量子ビット数の積である
SAXON Q の現行投資家向けロードマップでは、SXQ128 と SXQ512 の量子ビット数が、コア内量子ビット数とコア数へ分解されている。2026 年の SXQ128 は、1 コア当たり 8 量子ビットを 16 コアへ配置し、合計 128 量子ビットとする構成である。2027 年の SXQ512 は、1 コア当たり 16 量子ビットを 32 コアへ配置し、合計 512 量子ビットとされる[2]。
この表記から確認できるのは、製品名の 128 と 512 が、単一コアに含まれる量子ビット数ではなく、複数コアに搭載される物理量子ビットの合計を表すことである。SXQ512 の場合、直接示されている局所レジスタの規模は 16 量子ビットであり、そのレジスタを 32 個並べることでシステム総数を 512 へ増やす。512 量子ビット全体が一つの接続グラフへ属するとは記載されていない。
コア内量子ビット数とコア数は、量子計算機の異なる能力へ対応する。コア内量子ビット数を 8 から 16 へ増やせば、一つの局所レジスタで直接表現できる量子状態の候補が広がる。コア数を 16 から 32 へ増やせば、独立した回路、同一回路の反復測定、異なるパラメータの評価を並列に処理できる量が増える。両方を同時に増やした結果が、SXQ128 から SXQ512 への 4 倍のシステム総量子ビット数になる。
ただし、システム総数が 4 倍になったことから、単一量子回路の幅、回路の深さ、論理量子ビット数、処理速度が一律に 4 倍になるとは導けない。単一回路の幅を増やすには、コア内で 16 量子ビットを相互に操作できる接続構造と、必要な二量子ビットゲート忠実度が必要になる。複数コアへ回路を広げるには、コア間にもつれを生成する量子接続か、回路分割と古典再構成が必要になる。
| システム | 公開された構成 | 構成から直接確認できる能力 | 構成だけでは確認できない能力 |
|---|---|---|---|
| QC2026 DUAL CORE | 4 または 5 量子ビットの物理コアを 2 個搭載する。 | 2 個の局所レジスタを独立に制御し、別ジョブまたは同種処理を並列実行できる。 | 2 コアへまたがる量子ゲート、遠隔もつれ、全量子ビットを使う単一回路の実装は確認できない。 |
| SXQ128 | 8 量子ビットのコアを 16 個配置し、合計 128 物理量子ビットとする。 | 8 量子ビットの局所レジスタを 16 個並列に利用するシステム構成を示す。 | 128 量子ビット幅の単一回路、コア間量子接続、実測ゲート忠実度、論理量子ビット数は構成値だけでは確定できない。 |
| SXQ512 | 16 量子ビットのコアを 32 個配置し、合計 512 物理量子ビットとする。 | 局所レジスタを 16 量子ビットへ拡張し、並列に利用できるコア数を 32 個へ増やす計画を示す。 | 512 量子ビット全体の接続グラフ、コア間ゲート、製品全体の実測忠実度、誤り訂正性能は構成値だけでは確定できない。 |
QC2026 DUAL CORE と SXQ128 の間では、コア数だけでなく一つのコアに含まれる量子ビット数も増える。QC2026 の 4 または 5 量子ビットから、SXQ128 では 8 量子ビットへ拡張される計画である。コア数を 2 から 16 へ増やす処理と、局所レジスタを 5 量子ビット以下から 8 量子ビットへ増やす処理は、同じスケーリングではない。
コア数の増加では、既存コアと同等の性能を持つ量子チップを複数製造し、制御、読み出し、ジョブ割当てを並列化する必要がある。コア内量子ビット数の増加では、一つの NV センター周辺で利用する核スピンを増やすか、複数の NV センターを量子的に結合しなければならない。後者では、量子ビット数が増えるほど共鳴周波数の分離、個別制御、ゲート時間、読み出し経路が複雑になる。
SXQ512 では、コア数を SXQ128 の 16 から 32 へ倍増させると同時に、コア内量子ビット数を 8 から 16 へ倍増させる。この二つの倍増によって、システム総数は 128 から 512 へ 4 倍になる。製品名の差は単なるコア増設ではなく、局所レジスタの拡張と並列コアの増設を同時に達成する計画を含んでいる。
この計画が成立するには、16 量子ビットコアを一つ作れるだけでは足りない。同じ品質のコアを 32 個製造し、各コアで量子ビットを初期化し、ゲートを実行し、読み出し、較正状態を維持する必要がある。最大忠実度を持つ一つのコアが存在しても、コア間で性能差が大きければ、システム全体を同じ条件で並列運用することは難しい。
量子ビット総数を製品性能として使うには、歩留まりと利用可能率も確認する必要がある。32 コアを搭載していても、一部のコアまたは量子ビットが必要な忠実度へ達しなければ、名目上の 512 量子ビットと実際に利用できる量子ビット数が異なる。各コアの平均性能、最低性能、較正頻度、故障時の切離し方法が公開されなければ、総数から安定した処理能力を算出できない。
資料間の構成差にも注意が必要になる。現行の投資家向けページは、SXQ128 を 1 コア当たり 8 量子ビット、16 コア、合計 128 量子ビットとしている[2]。一方、QC2026 ホワイトペーパーには、2026 年の構成として、1 個の NV センター当たり 9 個の核スピン、1 コア当たり 30 量子ビット、4 コア、合計 120 量子ビットとするロードマップが掲載されている[22]。
| 資料 | 2026 年構成 | 拡張の中心 | 資料間で異なる点 |
|---|---|---|---|
| QC2026 ホワイトペーパー | 1 コア 30 量子ビット、4 コア、合計 120 量子ビットとする。 | 一つのコア内の量子ビット数を大きく増やす構成である。 | 現行ロードマップよりコア数が少なく、コア内量子ビット数が大きい。 |
| 現行投資家向けロードマップ | 1 コア 8 量子ビット、16 コア、合計 128 量子ビットとする。 | コア内規模を抑え、コア数を増やす構成である。 | ホワイトペーパーより局所レジスタが小さく、マルチコア化の比重が大きい。 |
120 と 128 は総量子ビット数としては近いが、アーキテクチャは大きく異なる。30 量子ビットのコアを 4 個配置する構成では、一つのコアで直接扱える量子状態の幅が大きい。8 量子ビットのコアを 16 個配置する構成では、単一コアの幅は小さくなる代わりに、独立並列処理へ利用できるコア数が増える。
この差は、単なる製品名の変更ではない。単一コアの拡張を優先するか、局所レジスタを小さく保ってコア数を増やすかという設計判断の違いを含む。前者はコア内の接続、核スピン制御、二量子ビットゲートを難しくする。後者はコアごとの制御を単純化できるが、システム総数と単一回路幅の差が大きくなる。
ロードマップが更新された可能性はあるが、公開資料だけでは、30 量子ビットコアを 4 個とする構成から、8 量子ビットコアを 16 個とする構成へ変更した理由を確認できない。製造歩留まり、ゲート忠実度、制御複雑性、販売単位、並列処理需要のいずれが判断材料になったかは公表情報から確定できない。
現在の製品構成を説明する場合は、更新後の公式トップページと投資家向けロードマップを基準にする。QC2026 ホワイトペーパーは、公開実演された第 3 世代機の構造、実測ゲート忠実度、消費電力、マルチコア技術の考え方を確認する資料として使う。異なる時点のロードマップを混ぜなければ、現在の製品計画と過去の技術構想を分離できる。
SXQ128 と SXQ512 の数字から直接確認できるのは、局所レジスタの規模、コア数、システム全体の物理量子ビット総数である。単一回路の最大幅、コア内接続グラフ、コア間量子接続、製品全体のゲート忠実度、論理量子ビット数は、別の性能情報を必要とする。128 と 512 は装置の構成規模を示すが、そのまま誤り訂正済みの計算規模を示す数字ではない。
9. マルチコア化が増やすのは、まず処理量である
独立した量子コアを追加すると、同じ時間内に実行できる量子ジョブの数が増える。量子回路は一度実行しただけでは、通常、一つの測定結果しか返さない。量子状態が持つ確率分布や物理量の期待値を推定するには、同じ回路を多数回初期化し、実行し、測定する必要がある。この反復回数はショット数と呼ばれ、結果の統計誤差を小さくするほど増える。
同じ回路を 32 個の独立コアへ割り当てれば、各コアでショットを並列に収集できる。各コアの初期化時間、ゲート時間、読み出し時間、通信時間が同程度であり、ジョブを均等に分配できるなら、単一コアで順番に実行する場合より測定完了までの時間を短縮できる。ここで得られる速度向上は、量子回路そのものを高速化した結果ではなく、同じ処理を複数の局所レジスタへ分散した結果である。
反復測定の並列化は、ノイズを含む量子装置で特に意味を持つ。測定結果の統計誤差を半分にするには、理想化すればショット数を約 4 倍に増やす必要がある。誤り緩和のために異なるノイズ条件や回路変形を試す場合は、さらに複数の回路実行が必要になる。独立コアを増やせば、この反復量を複数コアへ配分できるため、総量子ビット数を単一回路へ使えなくても、結果を得るまでの処理時間を短縮できる。
異なるパラメータを持つ回路の評価にも並列化を利用できる。変分量子アルゴリズムでは、古典計算機が量子回路のパラメータを提示し、量子計算機が目的関数を測定し、その結果を使って古典側が次の候補を選ぶ。候補を一つずつ評価する代わりに、複数のパラメータ集合を独立コアへ割り当てれば、同じ反復段階で複数点の結果を取得できる。
ただし、変分計算の全工程がコア数に比例して短くなるとは限らない。次のパラメータが前回の測定結果へ依存する場合、古典最適化が終わるまで次の量子回路を確定できない。並列化できるのは、同じ反復内で独立に評価できる候補点や、同じ回路のショットである。量子実行時間を短縮しても、ジョブ投入、初期化、読み出し、古典最適化が支配的であれば、システム全体の短縮率はコア数を下回る。
| 処理 | 独立コアへ分配する単位 | マルチコア化で増える能力 | コア数に比例しない要因 |
|---|---|---|---|
| 同一回路の反復測定 | 必要なショット数を複数コアへ分ける。 | 測定分布や期待値を得るまでの時間を短縮できる。 | 初期化、読み出し、ジョブ管理、コアごとの性能差が待ち時間を作る。 |
| 異なるパラメータの評価 | 同時に比較できる複数のパラメータ集合を各コアへ割り当てる。 | 変分計算や条件探索で一反復当たりの評価点数を増やせる。 | 次の候補が前回結果へ依存する場合、古典最適化が逐次処理になる。 |
| 独立した部分問題 | 量子的な相関を共有しない部分問題を別コアで処理する。 | 問題集合全体の処理量を増やせる。 | 部分問題間の依存関係が強い場合は独立実行できない。 |
| 複数利用者のジョブ | 利用者またはジョブ単位で別コアを割り当てる。 | 待ち行列を減らし、装置全体の利用率を上げられる。 | 較正、保守、読み出し装置、古典制御を共有すると競合が起きる。 |
| 一つの大規模量子回路 | 量子的に結合した回路を複数コアへまたがって配置する。 | コア間量子接続があれば、単一回路の幅を拡張できる。 | 独立コアを並べるだけでは成立せず、遠隔もつれとコア間ゲートが必要になる。 |
QC2026 DUAL CORE の公式説明では、2 個の量子コアを独立に制御し、並列操作へ利用するとされている[3]。ホワイトペーパーも、処理を独立したタスクへ分けられる場合には、コア数に応じた速度向上を期待できると説明している[22]。この説明が直接支えるのは、ジョブ、ショット、条件探索、独立部分問題の並列化である。
コア数に近い速度向上を得るには、分配する処理が互いの量子状態を必要としないことが条件になる。32 個のコアがそれぞれ別の 16 量子ビット回路を実行する場合、各回路は他コアの結果を待たずに進められる。反対に、一つの回路内で 2 個のコアに属する量子ビットをもつれさせる必要があれば、独立実行では処理を分割できない。
古典計算機では、複数のプロセッサがメモリやネットワークを介して途中結果を交換し、一つの処理を分担できる。量子計算では、量子ビットの状態を測定して古典情報へ変換すると、元の重ね合わせは失われる。コア間で測定結果だけを交換できても、測定前の量子状態をそのまま別コアへ渡すことはできない。
複数コアを一つの量子回路へ統合するには、コア間にもつれを生成し、そのもつれを使って遠隔量子ゲートまたは量子状態転送を行う必要がある。イオントラップの分散計算実験では、各モジュールに計算用量子ビットとは別のネットワーク用量子ビットを配置し、光子を介して遠隔もつれを生成した。その量子的な通信資源を使うことで、約 2 メートル離れたモジュール間へ制御 Z ゲートを転送している[8]。
この実験が示すのは、複数装置の同期と複数装置の量子接続が別の機能であることである。古典制御線は、回路の開始時刻、制御パルス、測定結果を共有できる。量子接続は、測定されていない量子情報をコア間へ運び、離れた量子ビット間へ相関を形成する。前者だけでは、複数コアを一つの量子レジスタとして扱えない。
| 接続の種類 | コア間で運べる情報 | 成立する処理 | 単一回路の幅への影響 |
|---|---|---|---|
| 古典制御接続 | ジョブ、パラメータ、時刻、測定後のビット列を運ぶ。 | 独立ジョブの同期、測定結果の集約、古典条件分岐を実行できる。 | 測定前の量子状態を共有できないため、直接には拡張しない。 |
| 独立並列動作 | コア間で量子情報を交換せず、各コアが局所状態を保持する。 | ショット、パラメータ、利用者、独立問題を並列処理できる。 | 単一回路の幅は各コアの接続可能量子ビット数に制約される。 |
| 量子接続 | 遠隔もつれや量子状態をコア間で共有する。 | コアをまたぐ量子ゲートと分散量子回路を実行できる。 | 通信忠実度と成功率が十分なら、複数コアへ回路幅を拡張できる。 |
量子接続を導入すれば単一回路の幅を広げられるが、接続自体が新しい誤り源になる。遠隔もつれの生成には時間がかかり、成功が確率的であれば再試行が必要になる。通信中に量子状態が劣化すれば、コア内ゲートより低い忠実度が回路全体を制限する。複数コアを量子的に結ぶ場合は、コア内ゲート性能だけでなく、遠隔もつれ生成率、通信忠実度、同期時間、ネットワーク用量子ビット数を評価しなければならない。
SAXON Q の公開資料は、現在のマルチコア構成について、独立制御、並列ジョブ、回路分割を説明している[22]。一方、全コア間の量子リンク、コア間二量子ビットゲート、遠隔もつれの生成率、通信忠実度は、QC2026、SXQ128、SXQ512 の実測性能として示されていない。
この公開範囲では、SXQ512 の 32 コアは、量子的に接続された一つの 512 量子ビットレジスタではなく、16 量子ビットの局所レジスタを多数持つマルチコアシステムとして読む必要がある。16 量子ビットコアの内部でどこまで量子相関を形成できるかと、32 コアを何件の独立処理へ利用できるかは評価できる。全 512 量子ビットへ広がる一つの量子状態については、コア間量子接続の仕様が必要になる。
マルチコア化によって得られる処理量は、単一回路の幅とは別の実用価値を持つ。多数のショットを必要とする測定、複数条件を比較する最適化、利用者ごとのジョブ分離では、独立コアの増加が待ち時間と処理完了時間を直接減らし得る。量子教育、装置評価、アルゴリズム開発、弱く結合した部分問題では、単一の巨大レジスタより複数の小規模レジスタが扱いやすい場合もある。
その価値を示すには、量子ビット総数とは別に、単位時間当たりのジョブ数、ショット処理数、平均待ち時間、コア利用率、コア間の性能差を測る必要がある。32 コアを搭載していても、読み出し装置や制御系を共有し、同時稼働できるコア数が限られるなら、名目上のコア数はそのまま処理量にならない。マルチコア性能は、搭載コア数ではなく、何個のコアを同じ性能で同時に動作させられるかによって決まる。
SXQ512 の構成が直接増やすのは、16 量子ビットの局所レジスタを 32 個利用できるシステム規模である。そこから得られる主な能力は、独立回路の並列実行と測定処理量の増加である。512 量子ビット幅の単一回路を意味するためには、32 コア間に量子情報を運び、コアをまたぐゲートを十分な忠実度で実行する追加機構が必要になる。
量子マルチコアの評価では、「何量子ビットを搭載したか」と「一つの計算へ何量子ビットを参加させられるか」に加えて、「単位時間に何件の独立処理を完了できるか」を分ける必要がある。SAXON Q のマルチコア構成が現時点で直接示しているのは、単一の量子状態空間の拡張より、室温で動作する局所量子プロセッサを並列化する処理量の拡張である。
10. 回路分割は、大きな回路を小さなコアへ写す
コア間に量子接続がなくても、コア内量子ビット数を超える回路を扱う方法はある。回路分割では、大きな量子回路を複数の部分回路へ切り分け、各部分を小規模な量子プロセッサで個別に実行する。分割によって失われた部分回路間の関係は、測定条件と状態準備を変えた複数回の実行結果から、古典計算機上で再構成する。
量子回路を切断できるのは、回路全体の期待値を、部分回路ごとの測定結果の組合せとして展開できるためである。ある量子ビットの出力を次の部分回路へ直接渡せない場合、その境界で量子状態を複数の基底から測定し、後段の部分回路には対応する複数の入力状態を準備する。それぞれの実行結果へ係数を掛けて合計すると、切断前の回路が出す期待値を推定できる。
この置換によって、小さな量子プロセッサだけでも、より多くの量子ビットを含む回路を評価できる。たとえば、16 量子ビットのコアへ収まらない回路を、各部分が 16 量子ビット以下になるように分割すれば、複数の部分回路として実行できる。必要なのは、全量子ビットを同時に保持するハードウェアではなく、部分回路を繰り返し実行する量子資源と、その結果を合成する古典計算資源である。
ただし、切断した境界では、量子状態そのものを別のコアへ渡していない。測定によって量子状態を古典的な結果へ変換し、複数の測定条件を統計的に組み合わせることで、切断前の相関を推定している。ハードウェア上で量子的な関係を維持する処理を、多数の量子回路実行と古典計算へ置き換えた構成である。
回路分割には、量子ワイヤを切る方法と、二量子ビットゲートを切る方法がある。量子ワイヤを切る場合は、前段部分回路の出力を複数の基底で測定し、後段部分回路へ複数種類の入力状態を与える。二量子ビットゲートを切る場合は、コアをまたぐゲートを局所的な操作の組合せへ展開する。どちらも、一つの量子操作を一回の直接実行で置き換えるのではなく、複数の部分回路実行へ展開する。
切断箇所が一つ増えると、その境界について試さなければならない測定条件と状態準備の組合せが増える。複数の切断箇所がある場合、各境界の組合せを同時に考える必要があるため、必要な部分回路数は加算ではなく乗算的に増える。回路を小さく分けるほど各部分は実行しやすくなるが、分割後に必要となる量子実行回数と古典再構成量は大きくなる。
Peng らは、量子回路を最大 d 量子ビットの部分へ分け、部分間の量子通信量を K とした場合に、d 量子ビットの小型量子計算機で回路全体を模擬する方法を示した。必要な処理時間は、部分間を横切る量子的な関係の量である K に対して指数的に増える[23]。量子ビット総数より、分割境界をまたぐ相互作用の数が回路分割の実行可能性を決める。
回路が弱く結合した複数の部分へ自然に分かれる場合、切断数を少なくできる。局所的な部分問題が少数のゲートだけで接続されている回路、独立性の高いサブシステム、浅い相関だけを持つ回路では、分割による追加負荷を抑えられる。この条件では、複数の小規模コアを使って、単一コアの量子ビット数を超える問題を評価できる。
反対に、量子ビット全体へ強いもつれが広がる回路では、多数の二量子ビットゲートが分割境界を横切る。切断数を減らすために部分回路を大きくすると、コア内量子ビット数へ収まらない。部分回路を小さく保つと切断数が増え、必要な測定条件、ショット数、古典再構成量が急増する。強い量子相関を利用するアルゴリズムほど、回路分割によって小規模コアへ写すことが難しくなる。
CutQC は、大きな量子回路を小さな部分回路へ分け、各部分を量子計算機で実行し、その結果を古典計算で再構成する実装方法を示した[24]。回路の接続構造を解析し、部分回路の幅、切断数、古典再構成に必要な資源の間で分割位置を選ぶ。単純に量子ビット数を均等分割するのではなく、コア間を横切るゲートを減らすことが処理量の抑制につながる。
回路分割の負荷は、部分回路の種類数だけでは決まらない。各部分回路から期待値を十分な精度で求めるには、同じ回路を多数回実行する必要がある。再構成時には正負の係数を持つ結果を加減するため、個々の測定誤差が合成結果で増幅される場合がある。切断数が増えるほど、統計誤差を抑えるために必要なショット数も増える。
実機ノイズも再構成精度へ影響する。部分回路が小さくなれば一回の回路は浅くできる可能性があるが、実行する回路の総数は増える。コアごとにゲート忠実度や読み出し誤差が異なれば、異なるコアから得た結果を同じ誤りモデルで合成できない。回路分割をマルチコアで実行するには、各コアの較正状態、測定誤差、実行時刻の差も管理する必要がある。
| 実行方法 | 量子的に保持される範囲 | 得られる能力 | 結果を得るための追加資源 | 適用が難しくなる条件 |
|---|---|---|---|---|
| 単一コア内の直接実行 | コア内で接続可能な量子ビット全体の状態を同時に保持する。 | コア内で強いもつれを含む回路を直接実行できる。 | 通常の反復測定と結果集計が必要になる。 | 必要な回路幅がコア内量子ビット数を超える場合や、ゲート誤りが回路深さを制限する場合に実行できない。 |
| 独立コアの並列実行 | 量子状態は各コアの内部に限定され、コア間では共有されない。 | ショット、パラメータ、利用者、独立部分問題を並列処理できる。 | ジョブ分配、測定結果の集約、コア間の較正差の管理が必要になる。 | 一つの回路内でコア間の量子的な相関が必要になる場合に適用できない。 |
| 回路分割 | 各部分回路の内部だけで量子状態を保持し、境界の相関を測定結果から再構成する。 | コア内量子ビット数を超える回路の期待値や出力分布を推定できる。 | 複数の状態準備、測定条件、追加ショット、古典再構成が必要になる。 | 切断箇所が多い場合、強いもつれが境界を横切る場合、要求精度が高い場合に処理量が急増する。 |
| 量子リンクによる分散実行 | 遠隔コア間にもつれを生成し、複数コアへ量子状態を広げる。 | コアをまたぐ一つの量子回路を、量子的な相関を保ったまま実行できる。 | 遠隔もつれ生成、量子状態転送、同期、ネットワーク用量子ビットが必要になる。 | 通信忠実度が低い場合、遠隔もつれ生成が遅い場合、待機中に局所状態が劣化する場合に性能が制限される。 |
SAXON Q のホワイトペーパーも、複数コアへ回路を分配する手段として回路分割を挙げている。同資料は、独立した処理へ分けられる場合にはマルチコアの並列性を利用できる一方、強くもつれた問題では古典計算負荷が大きくなり、回路分割の拡張性が悪化すると説明している[22]。
この記述から少なくとも、公開資料がシステム総量子ビット数を、直接もつれ可能な一つの量子レジスタとして説明していないことは分かる。回路分割は、コア間の量子状態を直接共有せず、各部分回路の測定結果を古典計算で再構成する方法である。全コアを量子的に接続する機構の有無と性能は、別の仕様または実測値によって確認する必要がある。
SXQ512 が公開構成どおり 16 量子ビットのコアを 32 個持つ場合、各コアへ収まる部分回路は並列に実行できる。512 量子ビットを含む回路であっても、32 個の弱く結合した 16 量子ビット部分へ分けられ、境界を横切るゲートが少なければ、回路分割によって結果を推定できる可能性がある。
しかし、同じ 512 量子ビット回路でも、全量子ビットへ強い相関を広げる構造では、各コア間を横切るゲートが増える。32 コアへ分けたことで生じる多数の境界を、測定と状態準備の組合せへ展開しなければならない。量子コアを増やして並列実行できる部分回路数が増えても、部分回路の種類と必要ショット数がそれ以上の割合で増えれば、処理完了時間は短縮されない。
回路分割で扱える量子ビット数は、ハードウェアが一度に保持する量子ビット数とは異なる。前者は、部分回路と古典再構成を含む計算手順全体が扱う問題規模である。後者は、測定せずに重ね合わせと位相を維持し、量子ゲートを直接作用させられる範囲である。この二つを同じ量子ビット数として示すと、小規模コアによる模擬処理を、大規模量子レジスタの直接実行として読み違える。
回路分割の性能を示すには、名目上扱った量子ビット数だけでは足りない。切断数、生成した部分回路数、部分回路ごとのショット数、同時に使用したコア数、古典再構成時間、再構成後の統計誤差を示す必要がある。量子実行時間だけを取り出すと、古典再構成が支配する場合の総処理時間を過小評価する。
512 量子ビット相当の問題を SXQ512 で処理できる場合があっても、それだけでは 512 量子ビットの量子状態を一度に保持したことにはならない。16 量子ビットの局所状態を複数回作り、測定結果を古典計算で組み合わせて、512 量子ビット回路の特定の出力を推定した可能性があるためである。
SXQ512 の評価では、システム総量子ビット数、コア内で直接保持できる量子状態の幅、回路分割によって扱える問題規模、結果を得るまでの総処理時間を分ける必要がある。回路分割は小規模コアの用途を広げる有効な方法であるが、コア間量子接続の代替を一定の量子実行回数と古典計算量で購入する方法である。その負荷が量子計算による利点を上回らない範囲でのみ、マルチコア全体を一つの大きな問題へ利用できる。
11. 室温動作は、冷却制約を減らして別の制約を残す
SAXON Q の技術的特徴は、ダイヤモンド中の NV センターと核スピンからなる量子レジスタを、18 から 27 度の室温環境で動作させる点にある。公式サイトでは、専用の極低温冷却設備を必要とせず、標準的な電源環境で運用できる構成が示されている[1]。量子ビットを数十ミリケルビンまで冷却する超電導方式と比べると、量子素子を動作温度へ保つための装置条件が大きく異なる。
極低温方式では、量子プロセッサだけでなく、希釈冷凍機、圧縮機、熱遮蔽、低温配線、冷却サイクルを含む設備が必要になる。装置を停止して室温へ戻した場合は、再び動作温度へ到達するまで冷却時間が発生する。低温部へ入れられる配線数と熱流入にも制約があるため、量子ビット数を増やすと、制御線をどの温度段へ配置し、熱負荷をどこまで抑えるかが設計条件になる。
室温で量子素子を動作させられれば、量子チップを冷却するための時間、設備、低温配線を縮小できる。量子プロセッサへ物理的にアクセスしやすくなり、部品交換や調整のために長い昇温・再冷却工程を挟まずに済む可能性もある。研究施設に固定された大型設備としてではなく、企業、大学、教育機関へ設置する装置として考えた場合、設置条件と保守条件を軽くできることには独立した価値がある。
ただし、室温動作が示しているのは、量子状態を保持する物理媒体の温度条件である。量子計算機全体が受動的に動作するわけではない。NV センターの電子スピンを初期化し、操作し、読み出すには、光、マイクロ波、高周波、光検出器、制御電子回路を組み合わせる必要がある。
室温 NV センターのレジスタを評価した研究では、電子スピンの初期化と読み出しに複数波長のレーザーを使用し、電子スピンをマイクロ波、核スピンを高周波信号で操作している。電子スピンから放出される蛍光は光学系と検出器によって読み取られる[18]。量子チップを冷却する設備は不要でも、レーザー光を量子ビットへ導く経路、周波数の異なる制御信号、微弱な蛍光を検出する光学系は残る。
量子ビット数を増やすと、この制御系も拡張しなければならない。一つの NV センター周辺で利用する核スピンが増えれば、近接した共鳴周波数を識別し、対象以外の量子ビットへ影響を与えずに操作する必要がある。NV センター数を増やせば、各欠陥へ光を届け、読み出し信号を分離し、マイクロ波と高周波のパルスを同期させなければならない。冷却配線の制約が後退する一方で、光学経路、周波数制御、信号分離、較正の負荷が増える。
| 評価対象 | 室温動作によって軽減される制約 | 室温でも残る制約 | 規模拡大時に確認する性能 |
|---|---|---|---|
| 設置環境 | 量子チップを極低温へ冷却する大型冷凍設備と長い冷却工程を縮小できる。 | レーザー、マイクロ波、高周波、光検出器、古典制御装置を設置する必要がある。 | 装置寸法、電源条件、光学調整、起動時間、保守手順を確認する。 |
| コア内拡張 | 低温部へ入る制御配線数と熱流入を主要制約から外せる。 | 核スピンの周波数分離、個別操作、ゲート時間、読み出し時間が制約になる。 | 利用可能な核スピン数、接続グラフ、二量子ビットゲート忠実度、回路深さを確認する。 |
| マルチコア化 | 各コアを冷却容器内へ高密度に収容する必要性を減らせる。 | コアごとの光学系、制御信号、較正、読み出し経路、コア間通信が必要になる。 | 同時稼働コア数、コア間性能差、制御帯域、量子接続の有無を確認する。 |
| 消費電力 | 量子チップを極低温へ維持する冷凍機の電力を不要にできる。 | 光源、信号発生器、検出器、制御計算機、古典後処理が電力を消費する。 | 待機電力ではなく、必要な結果を得るまでの総時間と総電力量を確認する。 |
| 誤り訂正 | 冷却設備の有無は誤り訂正符号の構成を直接制限しにくくなる。 | 測定忠実度、補助量子ビット、復号速度、反復訂正周期が必要になる。 | 論理量子ビット数、論理誤り率、訂正周期数、論理ゲート性能を確認する。 |
QC2026 のホワイトペーパーは、装置全体の消費電力を 600 ワットと記載している[22]。この値は、室温量子計算機が電力を消費しないことではなく、量子プロセッサ、光学系、制御電子回路を含む装置が一定の電力で動作することを示す。希釈冷凍機を必要とする方式との設備差を評価する材料にはなるが、600 ワットという値だけで計算効率を比較することはできない。
計算効率を比較するには、消費電力へ処理時間を組み合わせる必要がある。同じ 600 ワットで動作しても、結果を 1 秒で得る装置と、反復測定と古典後処理に 1 時間かかる装置では、一つの結果を得るための電力量が異なる。量子回路を多数回実行する場合は初期化と読み出しが加わり、回路分割を使う場合は部分回路の追加実行と古典再構成も加わる。
SAXON Q と GPU を比較する場合にも、装置の定格電力だけを並べると処理構造の違いを失う。GPU は決定論的な演算を大量に並列実行し、量子計算機は確率的な測定結果を得るために同じ回路を反復する。特定の問題について、入力準備、量子回路実行、ショット収集、誤り緩和、回路分割、古典後処理まで含めた総処理時間と総電力量を測って初めて、電力効率を比較できる。
室温動作は、装置の熱管理にも影響する。量子ビットを極低温へ保つ必要はなくても、レーザー、マイクロ波源、電源、制御計算機が発生する熱は排出しなければならない。室温範囲を維持するには、周囲温度の変動による光学系や電子回路のずれも管理する必要がある。極低温冷却を除けることと、温度安定化が不要になることは同じではない。
NV センター方式では、温度以外にも量子状態を乱す要因がある。ダイヤモンド中の不要な核スピン、結晶欠陥、磁場変動、制御パルスのずれ、読み出し時の光照射は、ゲート忠実度と状態保持時間へ影響する。室温で量子状態を保持できても、これらの誤りが十分に小さくなければ、長い量子回路や誤り訂正を実行できない。
コア内量子ビット数を増やす場合、冷却より先に核スピン制御が制約になる。一つの NV センター周辺で利用できる核スピンには、位置と結合強度のばらつきがある。量子ビットとして利用できる核スピンが増えても、個別操作に長い時間がかかれば、回路の途中で量子状態が劣化する。コア内量子ビット数は、存在する核スピン数ではなく、必要な忠実度と時間で制御できる核スピン数によって決まる。
複数の NV センターを同じコアへ組み込む場合は、欠陥間の量子結合が必要になる。複数コアを一つの回路へ参加させる場合は、さらにコア間へ量子情報を運ぶ必要がある。室温動作は、NV センター間の結合強度やコア間量子通信を自動的に改善しない。量子ビットを冷却容器の外へ置けることと、離れた量子ビットを一つの量子状態へ統合できることは別の能力である。
誤り訂正についても、温度条件だけから性能を導くことはできない。論理量子ビットを構成するには、複数の物理量子ビットを高忠実度で接続し、補助量子ビットを繰り返し測定し、シンドロームを復号しなければならない。室温で動作する物理量子ビットを 512 個搭載できても、コア間に量子接続がなく、コア内の論理誤り率が公開されていなければ、512 個を誤り訂正済みの計算資源として評価することはできない。
SAXON Q の室温動作が直接変えるのは、量子チップを極低温へ置く必要性である。その結果、設置、起動、保守、低温配線に関する条件を軽くし、複数の局所量子コアを一般的な施設へ配置しやすくなる。これは、量子計算機を専用研究設備から設置型製品へ移すうえで具体的な利点になる。
その代わり、システム規模を決める中心は、局所スピンレジスタの大きさ、二量子ビットゲート忠実度、読み出し速度、NV センター間結合、コア間量子通信、誤り訂正へ移る。冷却設備を除いた後に残るこれらの条件が、室温で動作する物理量子ビット総数を、単一回路の幅、論理量子ビット、処理完了時間へ変換できるかを決める。
SAXON Q の技術的価値は、量子計算機の全制約を室温動作によって解消したことにはない。極低温冷却という大きな設備制約を設計から外し、局所レジスタとマルチコアを中心とする別の拡張経路を選べるようにした点にある。その経路の成否は、冷却温度ではなく、室温環境で何個の量子ビットを高忠実度に接続し、何回の操作と誤り訂正を継続できるかによって決まる。
12. 実証機、販売製品、シミュレーション、ロードマップを分ける
量子計算機の性能情報には、実機の公開実演、企業内で測定した値、第三者による査読研究、注文可能と表示された製品、将来の提供計画、数値シミュレーション、長期ロードマップが含まれる。これらはすべて技術開発の状況を示すが、確認している対象と確度が異なる。実演は装置が特定条件で動作したことを示し、実測値は測定対象となった操作の性能を示し、ロードマップは将来実現しようとする構成を示す。
異なる証拠段階を一つの性能系列として並べると、将来計画が現在の実績へ変換される。QC2026 DUAL CORE の公開実演、QC2026 で測定された二量子ビットゲート忠実度 0.97、シミュレーションで得られた 0.99 超、注文可能と表示される SXQ128、2027 年提供予定の SXQ512 は、同じ開発系列に属する。しかし、それぞれが確認しているのは、実機動作、局所ゲート性能、制御改善の予測、販売計画、将来製品構成という別の対象である。
証拠の強さは、資料の形式だけでは決まらない。実機で測定された値でも、測定対象が一つの量子ビットや一つのコアに限られていれば、システム全体の性能は示さない。査読論文でも、特定の実験条件や事後選択を用いた結果であれば、商用運用時の処理量や稼働率までは分からない。注文可能な製品でも、納入済み実機の性能分布や第三者ベンチマークが公開されていなければ、販売状態から技術性能を推定することはできない。
| 証拠段階 | SAXON Q における例 | 直接確認できること | その証拠からは確定しないこと | 性能評価に必要な追加情報 |
|---|---|---|---|---|
| 公開実演済み実機 | QC2026 DUAL CORE の 2 コア並列動作が公開された[3]。 | 各 5 量子ビットの 2 物理コアを室温環境で独立に制御し、並列動作させられる。 | 128 または 512 物理量子ビットを持つ製品の完成や、コア間量子接続の成立は確定しない。 | 実演時間、使用回路、同時稼働範囲、再現回数、コア間通信方式を確認する必要がある。 |
| 企業公表の実測値 | 一量子ビットゲート忠実度最大 0.9992、二量子ビットゲート忠実度 0.97 が示されている[22]。 | QC2026 の特定条件で測定された局所ゲート性能を示す。 | 全量子ビットの平均値、最低値、コア間のばらつき、長時間運用時の安定性は確定しない。 | 測定手法、誤差範囲、量子ビット別分布、較正間隔、第三者による再測定が必要になる。 |
| 数値シミュレーション | 最適化制御パルスによる二量子ビットゲート忠実度 0.99 超が示されている[22]。 | 採用したモデルとノイズ条件の下で、制御改善によって到達可能と予測される性能を示す。 | 現行実機が 0.99 超で動作したことや、モデル外のノイズを含めても同じ性能になることは確定しない。 | 使用したノイズモデル、装置パラメータ、実機へのパルス実装、実測結果との一致を確認する必要がある。 |
| 注文可能との企業表示 | SXQ128 が 3 か月納期で注文可能と掲載されている[1]。 | 同社が 16 コア、合計 128 物理量子ビットの構成を販売対象としていることを示す。 | 納入済み実機の台数、顧客環境での性能、128 量子ビット全体の利用可能率は確定しない。 | 納入実績、受入試験条件、製品保証値、全コア同時動作時のベンチマークが必要になる。 |
| 提供予定製品 | SXQ512 が 2027 年第 2 四半期から提供予定とされている[1]。 | 16 量子ビットコアを 32 個配置する製品構成と提供時期の目標を示す[2]。 | 2026 年時点で 512 量子ビット機が完成し、公開仕様どおりに動作していることは確定しない。 | 実機完成、提供開始、製造歩留まり、実測忠実度、コア間接続、論理性能を確認する必要がある。 |
| 長期ロードマップ | 2030 年以降に 10,000 量子ビットを超えるシステムを目指す構想が示されている[2]。 | コア内量子ビット数とコア数を増やす開発方向を示す。 | 将来の製造歩留まり、ゲート忠実度、接続可能範囲、論理量子ビット数、提供時期は保証されない。 | 中間世代の実測結果、技術課題の解消状況、ロードマップ更新履歴を継続して確認する必要がある。 |
公開実演は、装置が存在し、特定の処理を実行できたことを示す。実演された処理が 2 コアの独立並列動作であれば、その証拠が直接支えるのも 2 コアの独立並列動作までである。そこから 16 コアまたは 32 コアの同時制御、全コアの均一性能、コア間量子ゲートを導くには、対象規模を拡張した実測が必要になる。
企業公表の実測値では、最大値と分布を分ける必要がある。一量子ビットゲート忠実度最大 0.9992 は、少なくとも一つの測定条件でその値へ到達したことを示す。全量子ビットが同じ値を持つことや、長時間にわたり同じ性能を維持することまでは示さない。多数コアの製品を評価する場合は、平均値だけでなく、最も性能の低い量子ビット、コアごとのばらつき、再較正までの安定時間が処理能力を制限する。
二量子ビットゲート忠実度 0.97 の実測値と 0.99 超のシミュレーション値は、同じ欄に並んでいても代替できない。シミュレーションは、制御パルスを変更したときに理論上どこまで改善できるかを検討するために使われる。実機には、モデルへ完全には取り込めない磁場変動、結晶欠陥、制御信号のひずみ、読み出し誤差、時間変動が存在する。予測値が製品性能になるのは、最適化した制御を実機へ実装し、同じ測定条件で再現した後である。
注文可能という表示は、技術性能より供給段階を示す。製品構成、価格、納期、保守条件を提示し、顧客から注文を受ける体制が整っていることには商業上の意味がある。しかし、注文可能性だけから、納入台数、顧客環境での稼働率、全コアの忠実度、論理量子ビット性能は分からない。製品評価には、販売ページとは別に受入試験仕様、保証値、顧客または第三者による測定結果が必要になる。
提供予定製品は、現在の装置より将来の設計判断を示す。SXQ512 の 32 コア、合計 512 物理量子ビットという構成は、SAXON Q が局所レジスタとコア数をどの割合で増やそうとしているかを示している。これはアーキテクチャを分析する根拠になるが、製造済み量子ビット数や実測回路性能の根拠にはならない。
ロードマップは、複数年にわたる研究開発、製造、販売の方向を共有するために使われる。量子計算機では、物理量子ビット数だけでなく、ゲート忠実度、読み出し、コア間接続、誤り訂正を同時に改善しなければならないため、中間結果によって構成が変更される場合がある。実際に、SAXON Q のホワイトペーパーと現行投資家向けページでは、2026 年の総量子ビット数が近い一方、コア内量子ビット数とコア数が異なる[2][22]。
この資料差は、古い資料が無価値であることを意味しない。ホワイトペーパーは、QC2026 の実機構造、測定されたゲート忠実度、回路分割、マルチコア化の技術的背景を示す。現行公式ページは、現在公表されている製品名、コア構成、提供時期を示す。実機性能にはホワイトペーパー、現行製品構成には更新後の公式ページを使うことで、異なる時点と目的の情報を混ぜずに済む。
| 比較時にそろえる条件 | 確認する内容 | 条件をそろえない場合の誤読 |
|---|---|---|
| 対象時点 | 現在稼働する実機、現在販売中の製品、将来提供予定の製品を区別する。 | 将来計画を現在の実績として比較してしまう。 |
| 測定対象 | 一量子ビット、二量子ビット、単一コア、システム全体のどこを測定した値かを確認する。 | 局所的な最大性能を全量子ビットの性能として扱ってしまう。 |
| 測定主体 | 企業内測定、共同研究、第三者測定、査読研究を区別する。 | 再現性と測定条件の公開範囲を同じものとして扱ってしまう。 |
| 結果の種類 | 実測値、シミュレーション値、設計目標、保証値を区別する。 | 予測された性能を実機で達成済みの性能として扱ってしまう。 |
| 量子ビットの意味 | 物理量子ビット総数、コア内量子ビット数、接続可能量子ビット数、論理量子ビット数を区別する。 | 異なる能力を表す数字を大きさだけで順位づけしてしまう。 |
| 選別条件 | 事後選択、誤り検出、能動的誤り訂正のどれを使った結果かを確認する。 | 破棄された試行を無視し、継続可能な誤り耐性計算として扱ってしまう。 |
同じ原則は他方式にも当てはまる。IBM の Starling は、2029 年に向けた誤り耐性量子計算機のロードマップである[7]。QuEra の Libra は、256 を超える誤り訂正論理量子ビットと約 100 万回の信頼できる論理演算を 2028 年に提供する計画である[14]。どちらも将来の技術方向を評価する根拠にはなるが、2026 年時点の稼働実績にはならない。
Quantinuum Helios の 48 から 94 論理量子ビットは、2026 年のプレプリントに報告された符号化実験である[10]。プレプリントは研究内容を迅速に公開するが、査読による検証が完了した論文とは証拠段階が異なる。また、距離 2 の誤り検出符号と事後選択を含む結果は、誤りを訂正しながら全試行を継続する計算とは処理条件が異なる。
Helios の商用提供開始は、別の企業発表によって示されている[11]。商用提供は外部利用者が装置へアクセスできることを示し、プレプリントは特定の符号化実験が行われたことを示す。この二つを組み合わせても、すべての商用ジョブが 94 論理量子ビットの誤り訂正済み計算として実行されることにはならない。
量子計算機の比較では、最大の数字を探す前に、その数字が何を観測し、誰が測定し、どの時点を示しているかをそろえる必要がある。物理量子ビット数と論理量子ビット数、実測値とシミュレーション値、現在の製品と将来計画を同じ列へ置けば、比較表は作れても技術的な順位は得られない。
SAXON Q について 2026 年時点で直接確認できる中心的な実績は、QC2026 DUAL CORE の室温マルチコア動作と、同社が公表する局所ゲート性能である。SXQ128 は注文可能と表示された製品構成、SXQ512 は 2027 年第 2 四半期からの提供計画、10,000 量子ビット超は長期的な拡張構想に属する。これらを分けることで、SAXON Q がすでに実証した能力、販売しようとしている能力、将来達成しようとしている能力を同じ数字として扱わずに評価できる。
13. 量子計算機は、最大値ではなく計算経路で評価する
量子計算機が一つの計算結果を返すまでには、量子ビットを用意し、初期状態を作り、必要な量子ビット間へゲートを作用させ、量子状態を維持し、測定し、複数回の結果を集計するという処理が続く。誤り訂正を行う場合は、この経路へ補助量子ビットの測定、シンドロームの復号、論理状態の更新も加わる。回路分割を使う場合は、部分回路の反復実行と古典再構成まで完了して初めて、元の問題に対する結果が得られる。
装置の能力は、この一連の経路のうち最も厳しい制約によって決まる。512 個の物理量子ビットを搭載していても、16 個ずつ独立したコアへ分かれていれば、一つの量子状態として直接扱える範囲はコア内に限られる。全量子ビットを接続できても、二量子ビットゲートを重ねるたびに誤りが蓄積すれば、広い回路を深く実行できない。論理量子ビットを構成できても、測定と復号が遅ければ、誤り訂正を繰り返しながら計算を継続できない。
この構造では、量子ビット総数、最大ゲート忠実度、最大回路幅のような単独の値だけで装置を順位づけできない。ある指標が高くても、その前後の処理が追いつかなければ、結果を得るまでの経路はそこで止まる。量子計算機を評価するには、物理量子ビットが最終的な計算結果へ変換されるまでの各段階を順に確認する必要がある。
| 計算経路 | 確認する性能 | 性能が不足した場合の帰結 | SXQ128／SXQ512 で確認できる情報 |
|---|---|---|---|
| 物理量子ビットの実装 | 搭載数、利用可能率、製造歩留まり、量子ビットごとの性能分布を確認する。 | 名目上の搭載数と、実際に回路へ使用できる量子ビット数が一致しなくなる。 | SXQ128 は 128、SXQ512 は 512 物理量子ビットとする構成が公開されているが、全量子ビットの利用可能率と性能分布は確認できない[2]。 |
| 局所レジスタへの分割 | コア数と、一つのコアに属する量子ビット数を確認する。 | システム総量子ビット数から単一回路の幅を推定できなくなる。 | SXQ128 は 8 量子ビットを 16 コア、SXQ512 は 16 量子ビットを 32 コアへ配置する構成である[2]。 |
| 初期化 | 量子ビットを既知の状態へ準備する忠実度、所要時間、連続実行時の安定性を確認する。 | 回路開始時点から誤りが含まれ、後続ゲートの精度だけを高めても結果が改善しない。 | NV センターの光学的初期化を利用する構成は示されているが、SXQ128／512 全体の初期化忠実度と所要時間は確認できない。 |
| コア内接続 | どの量子ビット間で直接二量子ビットゲートを実行できるか、状態交換が何回必要かを確認する。 | 同じコアに量子ビットが存在しても、離れた量子ビット間の操作に追加ゲートが必要となり、誤りと実行時間が増える。 | コア内量子ビット数は公開されているが、SXQ128／512 の詳細な接続グラフは確認できない。 |
| 一量子ビット操作 | 平均忠実度、最低忠実度、量子ビット間のばらつき、時間変動を確認する。 | 一部の量子ビットだけが高性能でも、回路全体を同じ精度で実行できない。 | QC2026 では最大 0.9992 が公表されているが、SXQ128／512 の平均値、最低値、分布は確認できない[22]。 |
| 二量子ビット操作 | 実測忠実度、対象となる量子ビット対、ゲート時間、相関誤りを確認する。 | もつれを広げるほど誤りが蓄積し、物理量子ビット総数を回路幅へ変換できなくなる。 | QC2026 の実測値 0.97 と、最適化パルスによるシミュレーション値 0.99 超が示されている[22]。 |
| コア間量子接続 | 遠隔もつれ、コア間ゲート、量子状態転送、通信忠実度、生成時間を確認する。 | 複数コアを搭載していても、量子状態は各コア内で独立し、単一回路の幅は拡張しない。 | 公開資料は独立制御、並列ジョブ、回路分割を説明しており、全コアを量子的に結ぶ実測仕様は確認できない[22]。 |
| 量子状態の維持 | 状態保持時間、ゲート時間、待機誤り、較正の安定時間を確認する。 | 接続可能な量子ビット数が多くても、回路完了前に位相情報が失われる。 | 室温動作は示されているが、SXQ128／512 で実行可能な標準化された回路深さは確認できない。 |
| 読み出し | 測定忠実度、測定時間、同時読出し数、再初期化までの時間を確認する。 | ゲート操作が正しくても、測定誤差が出力分布を変え、必要ショット数と処理時間が増える。 | 読み出し高速化の方針は示されているが、製品全体を比較できる忠実度と所要時間の一式は確認できない。 |
| 反復測定 | 単位時間当たりのショット数、同時稼働コア数、ジョブ投入と集計の遅延を確認する。 | コア数が多くても、共有する制御装置や読み出し系が詰まれば、処理量はコア数に比例しない。 | マルチコアによる並列処理方針は示されているが、SXQ128／512 のショット処理量は確認できない。 |
| 誤り検出 | 使用する符号、補助量子ビット数、シンドローム測定忠実度、測定周期を確認する。 | 物理量子ビットを複数用意しても、論理情報を保護する構造へ変換できない。 | SXQ128／512 の製品仕様には、採用する誤り訂正符号と論理量子ビット数が示されていない。 |
| 復号と反復誤り訂正 | 復号器の精度、処理遅延、訂正周期数、周期ごとの論理誤り率を確認する。 | シンドロームを測定できても、次の操作までに誤りを推定できず、長時間の論理計算へ進めない。 | リアルタイム復号、反復誤り訂正、論理誤り率の製品値は確認できない。 |
| 論理ゲート | 論理量子ビット間で実行できるゲート、論理ゲート誤り率、必要な補助資源を確認する。 | 論理状態を保存できても、アルゴリズムに必要な演算を実行できない。 | SXQ128／512 について、誤り訂正下での論理ゲート性能は示されていない。 |
| 回路分割 | 切断数、部分回路数、ショット数、古典再構成時間、再構成誤差を確認する。 | 名目上は大きな問題を扱えても、量子実行回数と古典処理が急増し、直接実行より遅くなる。 | 回路分割をマルチコア利用へ使う方針は示されているが、SXQ128／512 の用途別ベンチマークは確認できない[22]。 |
| 結果の古典処理 | 測定結果の集約、誤り緩和、回路分割の再構成、最適化処理に要する時間を確認する。 | 量子回路を高速に実行できても、古典後処理が総処理時間を支配する。 | 世代間の相対的な高速化は説明されているが、用途別の総処理時間は限定的である。 |
| 証拠段階 | 実演、企業測定、第三者測定、注文可能製品、提供予定製品、シミュレーションを区別する。 | 局所実験や将来計画を、製品全体で実証済みの性能として扱ってしまう。 | QC2026 は公開実演、SXQ128 は注文可能との企業表示、SXQ512 は 2027 年第 2 四半期からの提供計画に属する[1][3]。 |
| 総処理時間 | 初期化、ゲート、測定、反復、復号、再構成を含む結果取得までの時間を確認する。 | 一部のゲートや量子回路が高速でも、利用者が結果を得るまでの時間は短縮されない。 | SXQ128／512 について、特定問題を対象とした端から端までの実測時間は確認できない。 |
| 総消費電力量 | 量子素子、光源、信号発生器、検出器、古典制御、後処理の電力と処理時間を確認する。 | 定格消費電力が小さくても、反復実行に長時間を要すれば、一結果当たりの電力量は大きくなる。 | QC2026 の装置消費電力は 600 ワットと公表されているが、一処理当たりの電力量は確認できない[22]。 |
SAXON Q の公開情報をこの評価経路へ置くと、確認済みの範囲は限定できる。SXQ128 は 8 量子ビットのコアを 16 個、SXQ512 は 16 量子ビットのコアを 32 個配置する構成である[2]。QC2026 DUAL CORE では、室温で動作する 2 個の局所スピンレジスタを独立に制御し、並列動作させる構成が公開実演された[3]。一量子ビットゲート忠実度最大 0.9992、二量子ビットゲート忠実度 0.97、装置消費電力 600 ワットは、QC2026 について同社が公表した値である[22]。
公開情報だけでは、SXQ128 と SXQ512 のコア内接続グラフ、全コア間の量子接続、製品全体のゲート性能分布、標準化された回路深さ、論理量子ビット数、論理誤り率、反復誤り訂正、回路分割を含む総処理時間を確定できない。QC2026 の局所実測値、SXQ512 の将来構成、シミュレーション上の性能を組み合わせると、実在しない一台の装置性能を作ることになる。
量子計算機の評価単位は、最大量子ビット数ではなく、問題の入力から利用可能な結果までを通過できる計算経路である。物理量子ビットを実装し、必要な範囲を接続し、回路が終わるまで状態を保ち、測定、誤り訂正、回路分割、古典後処理を完了できた範囲が実際の計算能力になる。経路の途中にボトルネックが残るなら、その前段の最大値だけを増やしても完了できる計算は増えない。
14. 量子計算機の規模は、関係を維持できる範囲である
冒頭の問いへ戻る。512 量子ビットを搭載した量子計算機は、512 量子ビット幅の一つの回路を実行できるのか。SAXON Q が公開する SXQ512 は、1 コア当たり 16 量子ビットを 32 コアへ配置し、合計 512 物理量子ビットとする計画である[2]。公開構成から直接確認できるのは、16 量子ビットの局所レジスタを 32 個搭載するシステム規模である。
512 量子ビット幅の一つの回路には、32 コアの間で遠隔もつれ、量子状態転送、コア間二量子ビットゲートのいずれかを成立させる必要がある。SAXON Q の公開資料は、独立ジョブの並列実行と回路分割を説明しているが、全コアを量子的に接続する通信方式、遠隔もつれ生成率、コア間ゲート忠実度は SXQ512 の実測値として示していない[22]。この公開範囲では、512 は一つの量子レジスタの幅ではなく、複数コアの物理量子ビットを合算した値である。
この構成が直接増やすのは、独立した処理の総量である。同じ回路の測定回数、異なるパラメータ候補、複数利用者のジョブ、量子的な相関を共有しない部分問題を複数コアへ分配できる。ただし、処理量が 32 コアに比例するには、全コアを同時に動作させ、読み出し装置と古典制御系が並列処理へ追随し、コア間の性能差を管理できなければならない。
コア内の 16 量子ビットも、そのまま直接実行可能な回路幅を保証しない。どの量子ビット間に二量子ビットゲートを作用させられるか、離れた量子ビット間に何回の追加操作が必要か、相関を全体へ広げるまで誤りを抑えられるかによって実効的な幅と深さが決まる。
回路分割を使えば、16 量子ビット以下の部分回路を複数コアで実行し、結果を古典計算機で合成できる。これによって扱える問題規模は広がるが、ハードウェアが一度に保持する量子状態は広がらない。分割境界が増えると、部分回路数、測定条件、ショット数、古典再構成量が増えるため、強くもつれた回路では負荷が急増する[23][24]。
誤り訂正を含む計算規模も、物理量子ビット総数からは換算できない。複数コアをまたぐ符号にはコア間量子接続が必要であり、コア内でも補助量子ビット、シンドローム測定、復号、論理ゲートを継続しなければならない。SXQ128 と SXQ512 については、論理量子ビット数、符号距離、論理誤り率、反復可能な訂正周期数が公開製品仕様に示されていない。
この構造は他方式にも共通する。超電導方式ではチップ集積を表面符号とモジュール接続へ変換し、中性原子方式では大規模配列を補充、再配置、反復誤り訂正へ結びつける。光方式では光モード数を損失と検出率の管理へ、半導体方式では製造密度を均一な制御性能へ変換する必要がある。物理媒体が異なっても、部品数を関係のある計算資源へ変える工程は残る。
SAXON Q の室温動作は、この工程から極低温冷却という大きな設備条件を外す。設置、起動、保守、マルチコア配置を簡素化できる一方、局所レジスタの規模、二量子ビットゲート忠実度、NV センター間結合、コア間量子通信、読み出し、復号が計算規模を決める条件として残る。128 と 512 は、複数の室温量子コアを並列利用する物理的なシステム規模として意味を持つ。
量子計算機の規模は、筐体内に存在する量子ビットの総数ではなく、必要な量子ビット間へ相互作用を作り、位相と相関を必要な精度で計算終了まで維持できる範囲である。SXQ512 が示すのは、量子ビット数の競争が消えたことではない。数字が増えたときに、単一回路幅、並列処理量、回路分割で扱う問題規模、誤り訂正後の信頼性のどれが増えたのかを分解しなければ、進歩の内容を判断できない段階へ入ったことである。
参考文献
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